JESD204C Intel FPGA IP sareng ADI AD9081 MxFE ADC Interoperabilitas Laporan

Émbaran produk

Produk anu dimaksud dina manual pangguna nyaéta JESD204C Intel FPGA IP. Ieu mangrupakeun komponén hardware anu dipaké ditéang jeung Intel Agilex I-Series F-Genteng Demo Board jeung ADI AD9081-FMCA-EBZ EVM. IP ieu instantiated dina modeu Duplex tapi ngan jalur panarima garapan. Éta ngahasilkeun jam link 375 MHz sareng jam pigura 375 MHz. Setélan hardware pikeun uji interoperability ADC ditémbongkeun dina Gambar 1. IP merlukeun SYSREF disadiakeun ku generator jam nu sumber JESD204C Intel FPGA IP alat jam.

Parentah Pamakéan Produk

Setup Hardware
Pikeun nyetél hardware pikeun ngagunakeun JESD204C Intel FPGA IP, tuturkeun léngkah ieu:

1. Sambungkeun ADI AD9081-FMCA-EBZ EVM ka FMC + konektor Intel Agilex I-Series F-Genteng Demo Board.
2. Pastikeun yén sinyal SYSREF disadiakeun ku generator jam nu sumberna JESD204C Intel FPGA IP alat jam.

Pedaran Sistim
Diagram tingkat sistem nunjukkeun kumaha modul anu béda disambungkeun dina desain ieu. Éta kalebet Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pola Generator, Pola Checker, F-Tile JESD204C Duplex IP Core, sareng sagala rupa jam sareng antarmuka.

Métodologi Interoperabilitas
Lapisan Patalina Data Panarima
Wewengkon uji ieu nyertakeun kasus uji pikeun alignment header singkronisasi (SHA) sareng alignment multiblock extended (EMBA). The JESD204C Intel FPGA IP maca registers ti lapisan link data salila tés, nyeratna kana log. files, sarta verifies aranjeunna keur lulus kriteria ngaliwatan Aksara TCL.

JESD204C Intel® FPGA IP sareng ADI AD9081 MxFE* Laporan Interoperabilitas ADC pikeun Alat Intel® Agilex™ F-tile

The JESD204C Intel® FPGA IP mangrupakeun-speed tinggi point-to-point serial interface intelektual (IP).
JESD204C Intel FPGA IP parantos diuji hardware sareng sababaraha alat konverter analog-to-digital (ADC) anu cocog sareng JESD204C.
Laporan ieu nyorot interoperabilitas JESD204C Intel FPGA IP sareng modul evaluasi AD9081 Mixed Signal Front End (MxFE*) (EVM) ti Analog Devices Inc. (ADI). Bagian di handap ieu ngajelaskeun metodologi pamariksaan hardware sareng hasil tés.

Émbaran patali
F-ubin JESD204C Intel FPGA IP Guide pamaké

Hardware jeung Software Syarat
Uji interoperabilitas merlukeun parangkat keras sareng parangkat lunak ieu: Hardware

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) sareng adaptor kakuatan 12V
• Alat Analog (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D Evaluasi Board (Si5345-D-EVB)
• SMA lalaki ka SMP lalaki
• SMP jalu ka SMP kabel

Parangkat lunak

• Parangkat lunak Intel Quartus® Prime Pro Edition vérsi 21.4
• AD9081_API versi 1.1.0 atawa leuwih anyar (aplikasi Linux, diperlukeun pikeun konfigurasi AD9081 EVM)

Émbaran patali

• AD9081 / AD9082 Panungtun Pamaké Development System
• Skyworks Si5345-D Evaluasi Board Guide pamaké

Setup Hardware
The JESD204C Intel FPGA IP ieu instantiated dina modeu Duplex tapi ngan jalur panarima dipaké. Pikeun FCLK_MULP = 1, WIDTH_MULP = 8, S = 1, inti PLL ngahasilkeun jam link 375 MHz jeung jam pigura 375 MHz.
Hiji Intel Agilex I-Series F-Genteng Demo Board dipaké kalawan ADI AD9081-FMCA-EBZ EVM disambungkeun ka FMC + konektor dewan ngembangkeun. Setélan hardware pikeun test interoperability ADC ditémbongkeun dina Gambar Setup Hardware.- • AD9081-FMCA-EBZ EVM diturunkeun kakuatan ti Intel Agilex I-Series F-Genteng Demo Board ngaliwatan konektor FMC +.

• Transceiver F-tile na JESD204C Intel FPGA IP core PLL jam rujukan disayogikeun ku Si5345-D-EVB ngaliwatan kabel SMA ka SMP. Atur MUX_DIP_SW0 ka luhur dina Agilex-I F-Genteng Demo Board pikeun mastikeun U22 nyokot CLKIN1 nu disambungkeun ka kabel SMP.
• Si5345-D-EVB nyadiakeun jam rujukan pikeun HMC7044 programmable jam generator hadir dina AD9081 EVM ngaliwatan SMP mun SMP kabel.
• Jam manajemén pikeun JESD204C Intel FPGA IP inti disadiakeun ku Silicon Labs Si5332 jam generator programmable hadir dina Intel Agilex I-Series F-ubin Déwan Demo.
• HMC7044 programmable jam generator nyadiakeun AD9081 alat rujukan jam. Gelung anu dikonci fase (PLL) anu aya dina alat AD9081 ngahasilkeun ADC anu dipikahoyong.ampling jam tina jam rujukan alat.
• Pikeun Subclass 1, generator jam HMC7044 ngahasilkeun sinyal SYSREF pikeun alat AD9081 sareng JESD204C Intel FPGA IP ngaliwatan konektor FMC +.

Note: Intel nyarankeun SYSREF disadiakeun ku generator jam nu sumber JESD204C Intel FPGA IP alat jam.

Pedaran Sistim

Diagram tingkat sistem di handap ieu nunjukkeun kumaha modul anu béda disambungkeun dina desain ieu.

Gambar 2. Diagram Sistim

Catetan:

1. M nyaéta jumlah konvérsi.
2. S nyaéta jumlah s anu dikirimkeunamples per converter per pigura.
3. WIDTH_MULP mangrupikeun multiplier lebar data antara lapisan aplikasi sareng lapisan angkutan.
4. N nyaéta jumlah bit konversi per converter.
5. CS nyaéta jumlah bit kontrol per s konversiamples.

Dina setelan ieu, pikeun example L = 8, M = 4, sarta F = 1, laju data jalur transceiver nyaeta 24.75 Gbps.
Si5332 OUT1 ngahasilkeun jam 100 MHz ka mgmt_clk. Si5345-D-EVB ngahasilkeun dua frékuénsi jam, 375 MHz jeung 100 MHz. 375 MHz disayogikeun ka multiplexer anu dipasang dina Intel Agilex I-Series F-tile Demo Board ngaliwatan port J19 SMA. Jam kaluaran tina multiplexer embedded drive F-tile transceiver jam rujukan (refclk_xcvr) jeung JESD204C Intel FPGA IP core PLL jam rujukan (refclk_core). 100 MHz ti Si5345-D-EVB disambungkeun ka HMC7044 programmable jam generator hadir dina AD9081 EVM salaku input jam.
(EXT_HMCREF).

HCM7044 ngahasilkeun sinyal SYSREF periodik 11.71875 MHz ngaliwatan FMC Panyambung.
The JESD204C Intel FPGA IP ieu instantiated dina modeu Duplex tapi ngan jalur panarima dipaké.

Métodologi Interoperabilitas
Bagian di handap ngajelaskeun tujuan tés, prosedur, sareng kriteria lulus. Tés nyertakeun daérah di handap ieu:

• Lapisan link data panarima
• Lapisan angkutan panarima

Lapisan Patalina Data Panarima
Wewengkon uji ieu nyertakeun kasus uji pikeun alignment header singkronisasi (SHA) sareng alignment multiblock extended (EMBA).
Dina link ngamimitian, sanggeus reset panarima, JESD204C Intel FPGA IP dimimitian néangan stream lulugu singkronisasi anu dikirimkeun ku alat. The registers handap tina lapisan link data dibaca salila tés, ditulis kana log files, sarta diverifikasi pikeun lulus kriteria ngaliwatan Aksara TCL.

Émbaran patali
F-ubin JESD204C Intel FPGA IP Guide pamaké

Sinkronisasi Header Alignment (SHA)
meja 1. Sync Header Alignment Kasus Test

Uji Kasus	Tujuan	Katerangan	Kriteria Lulus
SHA.1	Pariksa lamun Sync Header Lock ditegeskeun sanggeus parantosan runtuyan reset.	Sinyal di handap ieu dibaca tina registers: CDR_Lock dibaca tina register rx_status3 (0x8C). SH_Locked dibaca tina rx_status4 (0x90) ngadaptar. jrx_sh_err_status dibaca tina daptar rx_err_status (0x60).	CDR_Lock jeung SH_LOCK kudu negeskeun luhur luyu jeung jumlah lajur. jrx_sh_err_status kedahna  Widang bit dina jrx_sh_err_status mariksa sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, sareng cdr_locked_err.
SHA.2	Pariksa status Sync Header Lock sanggeus konci header sinkronisasi kahontal (atawa salila fase Extended Multi-Blok Alignment) jeung stabil.	invalid_sync_header dibaca pikeun status konci Sync Header tina register (0x60[8]).	status invalid_sync_header kedahna 0.

Extended Multiblock Alignment (EMBA)

meja 2. Ngalegaan Multiblock Alignment Kasus Test

Uji Kasus		Tujuan		Katerangan		Kriteria Lulus
EMBA.1		Pariksa naha Konci Multiblok Dipanjangkeun ditegeskeun ngan saatos negeskeun Konci Header Sync.		Sinyal di handap ieu dibaca ngaliwatan registers:		Nilai EMB_Locked_1 kudu sarua jeung 1 pakait jeung unggal jalur. EMB_Lock_err kedahna 0.
	Uji Kasus		Tujuan		Katerangan		Kriteria Lulus
					EMB_Locked_1 dibaca tina register rx_status5 (0x94). EMB_Lock_err dibaca tina rx_err_status (0x60 [19]) ngadaptar.
	EMBA.2		Pariksa naha status Konci Multiblock Extended stabil (sanggeus konci multiblock diperpanjang atawa nepi ka panyangga elastis dileupaskeun) babarengan jeung euweuh multiblock teu valid.		invalid_eomb_eoemb dibaca tina rx_err_status (0x60 [10:9]) ngadaptar.		invalid_eomb_eoemb kedahna "00".
	EMBA.3		Pariksa alignment jalur.		Nilai di handap ieu dibaca tina registers: elastic_buf_over_flow dibaca tina rx_err_status (0x60 [20]) ngadaptar. elastic_buf_full dibaca tina register rx_status6 (0x98).		elastic_buf_over_flow kedah 0. Nilai elastic_buf_full kedah sami sareng 1 pakait sareng unggal jalur.

Lapisan Angkutan Receiver (TL)
Pikeun pariksa integritas data aliran data payload ngaliwatan panarima (RX) JESD204C Intel FPGA IP na lapisan angkutan, ADC ngonpigurasi ramp/ Pola tés PRBS. ADC ogé disetel ka beroperasi kalawan konfigurasi sarua sakumaha diatur dina JESD204C Intel FPGA IP. The ramp/ PRBS Checker dina lawon FPGA cék ramp/ integritas data PRBS pikeun hiji menit. RX JESD204C Intel FPGA IP register rx_err ieu polling kontinyu pikeun nilai enol pikeun hiji menit.
Gambar di handap nembongkeun setelan tes konseptual pikeun mariksa integritas data.

Gambar 3. Mariksa Integritas Data Ngagunakeun Ramp/PRBS15 Pamariksaan

meja 3. Angkutan Lapisan Test Kasus

Uji Kasus	Tujuan	Katerangan	Kriteria Lulus
TL.1	Pariksa pemetaan lapisan angkutan tina saluran data ngagunakeun ramp pola tés.	Data_mode disetel ka Ramp_modus. Sinyal di handap ieu dibaca ngaliwatan registers: crc_err dibaca tina rx_err_status (0x60[14]).  jrx_patchk_data_error dibaca tina tst_err0 register.	crc_err kedah low pikeun lulus. jrx_patchk_data_error kedah low.
TL.2	Pariksa pemetaan lapisan angkutan saluran data ngagunakeun pola uji PRBS15.	Data_mode disetel ka prbs_mode. Nilai di handap ieu dibaca tina registers: crc_err dibaca tina rx_err_status (0x60[14]). jrx_patchk_data_error dibaca tina tst_err0 register.	crc_err kedah low pikeun lulus. jrx_patchk_data_error kedah low.

JESD204C Intel FPGA IP na ADC Konfigurasi
Parameter JESD204C Intel FPGA IP (L, M, sareng F) dina pamariksaan hardware ieu asli dirojong ku alat AD9081. Laju data transceiver, sampjam ling, sarta parameter JESD204C séjén luyu jeung kaayaan operasi AD908D1.
Uji coba hardware ngalaksanakeun JESD204C Intel FPGA IP kalayan konfigurasi parameter di handap ieu.

Setelan global pikeun sakabéh konfigurasi:

• E = 1
• CF = 0
• CS = 0
• Subkelas = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Jam Manajemén FPGA (MHz) = 100

Hasil tés
Tabel di handap ngandung hasil anu mungkin sareng definisina.

Tabél 4. Harti Hasil

Hasilna	Harti
LULUS	The Device Under Test (DUT) dititénan pikeun nunjukkeun paripolah anu saluyu.
PASS kalawan komentar	The DUT dititénan pikeun némbongkeun kabiasaan conformant. Nanging, panjelasan tambahan ngeunaan kaayaan kalebet (example: kusabab keterbatasan waktos, ngan ukur bagian tina tés anu dilakukeun).

Hasilna	Harti
GAGAL	DUT dititénan nunjukkeun paripolah anu henteu saluyu.
Awas	DUT diperhatoskeun pikeun nunjukkeun paripolah anu henteu disarankeun.
Rujuk kana koméntar	Tina observasi, lolos atawa gagal teu bisa ditangtukeun. Penjelasan tambahan ngeunaan kaayaan ieu kalebet.

Tabél di handap ieu nunjukkeun hasil pikeun kasus uji SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, sareng TL.2 kalayan nilai masing-masing L, M, F, laju data, sampjam ling, jam link, jeung frékuénsi SYSREF.

Tabél 5. Hasil pikeun Kasus Tés SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, jeung TL.2

No.	L	M	F	S	HD	E	N	NP	ADC SampJam ling (MHz)	Jam Alat FPGA (MHz)	FPGA Jam Pigura (MHz)	FPGA Jam Patalina (MHz)	Laju Jalur (Gbps)	Hasilna
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Lulus

Komentar Hasil Test
Dina unggal kasus uji, RX JESD204C Intel FPGA IP hasil netepkeun alignment header singkronisasi, alignment multiblock ngalegaan, sareng dugi ka fase data pangguna.
Henteu aya masalah integritas data anu dititénan ku Ramp sarta PRBS Checker pikeun konfigurasi JESD ngawengku sakabéh jalur fisik, ogé euweuh cék redundancy siklik (CRC) jeung kasalahan parity paréntah dititénan.
Dina sababaraha siklus kakuatan, kasalahan deskew jalur tiasa muncul sareng konfigurasi parameter. Pikeun ngahindarkeun kasalahan ieu, nilai offset LEMC kedah diprogram atanapi anjeun tiasa ngajadikeun otomatis ieu ku prosedur sapuan kalibrasi. Kanggo inpo nu langkung lengkep ihwal nilai hukum offset LEMC, tingal RBD Tuning Mechanism dina F-tile JESD204C IP Guide User.

Émbaran patali
Mékanisme Tuning RBD

Ringkesan
Laporan ieu nunjukkeun validasi JESD204C Intel FPGA IP sareng antarmuka listrik PHY sareng alat AD9081/9082 (R2 Silicon) dugi ka 24.75 Gbps pikeun ADC. Konfigurasi lengkep sareng setelan hardware ditingalikeun pikeun masihan kapercayaan kana interoperabilitas sareng kinerja dua alat.

Sajarah Révisi Dokumén pikeun AN 927: JESD204C Intel FPGA IP sareng ADI AD9081 MxFE* Laporan Interoperabilitas ADC pikeun Alat Intel Agilex F-Tile

Vérsi Dokumén	Parobahan
2022.04.25	Pelepasan awal.

AN 876: JESD204C Intel® FPGA IP sareng ADI AD9081 MxFE* Laporan Interoperabilitas ADC pikeun Alat Intel® Agilex® F-Tile

Dokumén / Sumberdaya

intel JESD204C Intel FPGA IP sareng ADI AD9081 MxFE ADC Interoperabilitas Laporan [pdf] Pituduh pamaké JESD204C Intel FPGA IP sareng ADI AD9081 MxFE ADC Interoperability Report, JESD204C, Intel FPGA IP sareng ADI AD9081 MxFE ADC Interoperability Report

Rujukan

• Manual pamaké