JESD204C Intel FPGA IP жана ADI AD9081 MxFE ADC өз ара аракеттенүү отчету
Продукт маалыматы
Колдонуучунун колдонмосунда айтылган продукт JESD204C Intel FPGA IP болуп саналат. Бул Intel Agilex I-Series F-Tile Demo Board жана ADI AD9081-FMCA-EBZ EVM менен бирге колдонулган аппараттык компонент. IP Дуплекс режиминде түзүлөт, бирок кабыл алуучу жолу гана колдонулат. Ал 375 МГц шилтеме саатын жана 375 МГц кадр саатын жаратат. ADC өз ара аракеттенүү жөндөмдүүлүгүн текшерүү үчүн аппараттык орнотуу 1-сүрөттө көрсөтүлгөн. IP SYSREFди JESD204C Intel FPGA IP түзмөгүнүн саатын булагы болгон саат генератору камсыз кылуусун талап кылат.
Продукт колдонуу нускамалары
Аппараттык камсыздоону орнотуу
JESD204C Intel FPGA IP колдонуу үчүн аппараттык камсыздоону орнотуу үчүн, бул кадамдарды аткарыңыз:
- ADI AD9081-FMCA-EBZ EVMди Intel Agilex I-Series F-Tile демо тактасынын FMC+ туташтыргычына туташтырыңыз.
- SYSREF сигналы JESD204C Intel FPGA IP түзмөгүнүн саатын түзгөн саат генератору тарабынан камсыздалганын текшериңиз.
Системанын сүрөттөлүшү
Системалык деңгээлдеги диаграмма бул долбоордо ар кандай модулдар кантип туташтырылганын көрсөтөт. Ага Intel Agilex-I F-плиткасынын демо тактасы, Intel Agilex F-тили түзмөгү, Жогорку деңгээлдеги RTL, Платформанын Дизайнер системасы, Үлгү генератору, Үлгү текшергич, F-Tile JESD204C Дуплекстүү IP Core жана ар кандай сааттар жана интерфейстер кирет.
Өз ара аракеттенүү методологиясы
Кабыл алуучунун маалымат шилтемеси катмары
Бул сыноо аймагы синхрондоштуруунун башын тегиздөө (SHA) жана кеңейтилген көп блокторду тегиздөө (EMBA) үчүн сыноо учурларын камтыйт. JESD204C Intel FPGA IP тест учурунда маалымат шилтеме катмарынан регистрлерди окуп, журналга жазат files жана аларды TCL скрипттери аркылуу критерийлерден өтүү үчүн текшерет.
JESD204C Intel® FPGA IP жана ADI AD9081 MxFE* ADC Intel® Agilex™ F-плиткалык түзмөктөрү үчүн өз ара аракеттенүү отчету
JESD204C Intel® FPGA IP жогорку ылдамдыктагы чекиттен чекитке сериялык интерфейс интеллектуалдык менчик (IP) болуп саналат.
JESD204C Intel FPGA IP бир нече тандалган JESD204C ылайыктуу аналогдук-санариптик конвертер (ADC) түзмөктөрү менен аппараттык жактан сыналган.
Бул отчет JESD204C Intel FPGA IP менен Analog Devices Inc. (ADI) AD9081 Mixed Signal Front End (MxFE*) баалоо модулу (EVM) менен өз ара иштешүүсүн баса белгилейт. Кийинки бөлүмдөр аппараттык текшерүү методологиясын жана сыноонун натыйжаларын сүрөттөйт.
Тиешелүү маалымат
F-тайл JESD204C Intel FPGA IP Колдонуучунун колдонмосу
Аппараттык жана программалык камсыздоого талаптар
Өз ара аракеттенүү мүмкүнчүлүгүн текшерүү төмөнкү аппараттык жана программалык каражаттарды талап кылат: Аппараттык
- Intel Agilex™ I-Series F-тайл демо тактасы (AGIB027R29A1E2VR0) 12V кубат адаптери менен
- Аналогдук түзмөктөр (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
- Skywork Si5345-D баалоо кеңеши (Si5345-D-EVB)
- SMA эркектен SMP эркекке
- SMP эркектен SMP кабелине
Программалык камсыздоо
- Intel Quartus® Prime Pro Edition программалык версиясы 21.4
- AD9081_API версиясы 1.1.0 же жаңыраак (Linux колдонмосу, AD9081 EVM конфигурациясы үчүн талап кылынат)
Тиешелүү маалымат
- AD9081/AD9082 Системаны өнүктүрүү Колдонуучу колдонмосу
- Skyworks Si5345-D Баалоо Кеңешинин Колдонуучусу
Аппараттык камсыздоону орнотуу
JESD204C Intel FPGA IP дуплекс режиминде түзүлгөн, бирок кабыл алуучу жолу гана колдонулат. FCLK_MULP =1, WIDTH_MULP = 8, S = 1 үчүн негизги PLL 375 МГц шилтеме саатын жана 375 МГц кадр саатын жаратат.
Intel Agilex I-Series F-Tile демо тактасы иштеп чыгуу тактасынын FMC+ туташтыргычына туташтырылган ADI AD9081-FMCA-EBZ EVM менен колдонулат. ADC өз ара иштешүүсүн текшерүү үчүн аппараттык орнотуулар Аппараттык камсыздоону орнотуу сүрөтүндө көрсөтүлгөн.- • AD9081-FMCA-EBZ EVM кубатту Intel Agilex I-Series F-Tile Demo Board FMC+ туташтыргычы аркылуу алат.
- F-плиткаларын кабыл алгыч жана JESD204C Intel FPGA IP негизги PLL маалымдама сааттары Si5345-D-EVB тарабынан SMA аркылуу SMP кабелине жеткирилет. U0 SMP кабелине туташкан CLKIN22 алып жатканын камсыз кылуу үчүн Agilex-I F-Tile демо тактасында MUX_DIP_SW1 деңгээлин жогору коюңуз.
- Si5345-D-EVB AD7044 EVMде бар HMC9081 программалануучу саат генераторуна SMP аркылуу SMP кабелине шилтеме саатын берет.
- JESD204C Intel FPGA IP өзөгү үчүн башкаруу сааты Intel Agilex I-Series F-плитканын демо тактасында бар Silicon Labs Si5332 программалануучу саат генератору тарабынан камсыздалган.
- HMC7044 программалоочу саат генератору AD9081 аппаратынын маалымдама саатын камсыз кылат. AD9081 түзмөгүндө бар фазалык кулпуланган цикл (PLL) керектүү ADC сти жарататampаппараттын маалымдама саатынан ling саат.
- 1-кошумча класс үчүн HMC7044 саат генератору AD9081 түзмөгү жана JESD204C Intel FPGA IP үчүн FMC+ туташтыргычы аркылуу SYSREF сигналын жаратат.
Жокte: Intel SYSREFти JESD204C Intel FPGA IP түзмөгүнүн саатын түзгөн саат генератору менен камсыз кылууну сунуштайт.
Системанын сүрөттөлүшү
Төмөнкү система деңгээлиндеги диаграмма ар кандай модулдардын бул долбоордо кантип туташтырылганын көрсөтөт.
2-сүрөт. Системалык диаграмма 
Эскертүүлөр:
- M - конвертерлердин саны.
- S - берилген s саныampбир кадрга конвертерге les.
- WIDTH_MULP – бул колдонмо катмары менен транспорттук катмардын ортосундагы маалымат кеңдигинин көбөйткүчү.
- N - бир конвертерге конверсия биттеринин саны.
- CS - конверсиядагы башкаруу биттеринин саныamples.
Бул орнотууда, мисалыample L = 8, M = 4, жана F = 1, трансивер тилкелеринин маалымат ылдамдыгы 24.75 Гбит / с.
Si5332 OUT1 100 MHz саатты mgmt_clkге түзөт. Si5345-D-EVB эки саат жыштыгын, 375 МГц жана 100 МГц жаратат. 375 МГц J19 SMA порту аркылуу Intel Agilex I-Series F-плиткалык демо тактасында орнотулган мультиплексорго берилет. Киргизилген мультиплексордун чыгуу сааты F-плиткалык трансивердин маалымдама саатын (refclk_xcvr) жана JESD204C Intel FPGA IP негизги PLL маалымдама саатын (refclk_core) башкарат. Si100-D-EVBден 5345 МГц саат киргизүү катары AD7044 EVMде болгон HMC9081 программалоочу саат генераторуна туташтырылган
(EXT_HMCREF).
HCM7044 ҮМБ туташтыргычы аркылуу 11.71875 МГц мезгилдүү SYSREF сигналын жаратат.
JESD204C Intel FPGA IP дуплекс режиминде түзүлгөн, бирок кабыл алуучу жолу гана колдонулат.
Өз ара аракеттенүү методологиясы
Кийинки бөлүмдө тесттин максаттары, процедурасы жана өтүү критерийлери сүрөттөлөт. Сыноо төмөнкү багыттарды камтыйт:
- Маалыматтарды кабыл алуучу байланыш катмары
- Кабыл алуучу транспорттук катмар
Кабыл алуучунун маалымат шилтемеси катмары
Бул сыноо аймагы синхрондоштуруунун башын тегиздөө (SHA) жана кеңейтилген көп блокторду тегиздөө (EMBA) үчүн сыноо учурларын камтыйт.
Шилтеме ишке киргенде, ресивер баштапкы абалга келтирилгенден кийин, JESD204C Intel FPGA IP шайкештештирүү темасынын агымын издей баштайт, ал аппарат тарабынан берилүүчү. Тест учурунда маалымат шилтемеси катмарынан төмөнкү регистрлер окулат, журналга жазылат files, жана TCL скрипттери аркылуу критерийлерден өтүү үчүн текшерилген.
Тиешелүү маалымат
F-тайл JESD204C Intel FPGA IP Колдонуучунун колдонмосу
Башты тегиздөө (SHA)
Таблица 1. Синхрондоштуруу башын тегиздөө сыноо учурлары
| Сыноо иши | Максат | Description | Өтүү критерийлери |
| SHA.1 | Калыбына келтирүү ырааттуулугу аяктагандан кийин синхрондоштуруунун баш кулпусу ырасталганын текшериңиз. | Регистрлерден төмөнкү сигналдар окулат:
|
|
| SHA.2 | Синхрондоштуруу башын кулпулоо абалына жеткенден кийин (же Кеңейтилген көп блокту тегиздөө фазасында) жана туруктуулугун текшериңиз. | invalid_sync_header реестрден (0x60[8]) Синхрондоштуруу башын кулпулоо абалы үчүн окулат. | invalid_sync_header статусу 0 болушу керек. |
Кеңейтилген көп блоктуу тегиздөө (EMBA)
Таблица 2. Кеңейтилген Multiblock Alignment Test Cases
| Сыноо иши | Максат | Description | Өтүү критерийлери | |||||
| EMBA.1 | Кеңейтилген көп блоктордун кулпусу синхрондоштуруунун баш кулпусу ырасталгандан кийин гана ырасталганын текшериңиз. | Регистрлер аркылуу төмөнкү сигналдар окулат: |
|
|||||
| Сыноо иши | Максат | Description | Өтүү критерийлери | |||||
|
||||||||
| EMBA.2 | Extended Multiblock Lock статусунун туруктуу экенин (узартылган мультиблок кулпусунан кийин же ийкемдүү буфер бошотулганга чейин) жана жараксыз мультиблоктун жоктугун текшериңиз. | invalid_eomb_eoemb rx_err_status (0x60[10:9]) реестринен окулат. | invalid_eomb_eoemb "00" болушу керек. | |||||
| EMBA.3 | Жолдун тегиздигин текшериңиз. | Регистрлерден төмөнкү маанилер окулат:
|
|
|||||
Кабылдагычтын транспорттук катмары (TL)
Алуучу (RX) JESD204C Intel FPGA IP жана транспорттук катмар аркылуу пайдалуу жүк маалымат агымынын берилиштеринин бүтүндүгүн текшерүү үчүн ADC r үчүн конфигурацияланган.amp/PRBS тест үлгүсү. ADC да JESD204C Intel FPGA IPде орнотулган конфигурация менен иштөөгө коюлган. рampFPGA кездемедеги / PRBS текшерүүчү р текшеретamp/PRBS маалыматтарынын бүтүндүгү бир мүнөткө. RX JESD204C Intel FPGA IP реестри rx_err бир мүнөткө нөлдүк мааниге үзгүлтүксүз суралат.
Төмөнкү сүрөттө маалыматтардын бүтүндүгүн текшерүү үчүн концептуалдык тест орнотуу көрсөтүлгөн.
Сүрөт 3. Маалыматтын бүтүндүгүн текшерүү Ramp/PRBS15 Текшерүүчү
Таблица 3. Транспорттук катмардын сыноо учурлары
| Сыноо иши | Максат | Description | Өтүү критерийлери |
| TL.1 | r аркылуу маалымат каналынын транспорттук катмарынын картасын текшерүүamp сыноо үлгүсү. | Data_mode R деп коюлганamp_режим.
Регистрлер аркылуу төмөнкү сигналдар окулат:
|
|
| TL.2 | PRBS15 тест үлгүсүн колдонуу менен маалымат каналынын транспорт катмарынын картасын текшериңиз. | Data_mode prbs_mode деп коюлган.
Регистрлерден төмөнкү маанилер окулат:
|
|
JESD204C Intel FPGA IP жана ADC конфигурациялары
Бул аппараттык текшерүүдө JESD204C Intel FPGA IP параметрлери (L, M жана F) AD9081 түзмөгү тарабынан колдоого алынат. Трансивердин маалымат ылдамдыгы, сampling сааты жана башка JESD204C параметрлери AD908D1 иштөө шарттарына ылайык келет.
Аппараттык текшерүү тести JESD204C Intel FPGA IP төмөнкү параметр конфигурациясын ишке ашырат.
Бардык конфигурациялар үчүн глобалдык жөндөө:
- E = 1
- CF = 0
- CS = 0
- подкласс = 1
- FCLK_MULP = 1
- WIDTH_MULP = 8
- SH_CONFIG = CRC-12
- FPGA башкаруу сааты (МГц) = 100
Сыноонун натыйжалары
Төмөнкү таблица мүмкүн натыйжаларды жана алардын аныктамасын камтыйт.
Таблица 4. Жыйынтыктарды аныктоо
| Жыйынтык | Аныктама |
| PASS | Сыноодогу түзмөк (DUT) шайкеш жүрүм-турумун көрсөткөнү байкалды. |
| Комментарийлер менен өтүңүз | DUT ылайыктуу жүрүм-турумду көрсөткөнү байкалган. Бирок, кырдаалдын кошумча түшүндүрмөсү камтылган (мисample: убакыттын чектелүүсүнөн улам, тестирлөөнүн бир бөлүгү гана аткарылды). |
| Жыйынтык | Аныктама |
| АЛДЫМ | DUT ылайык келбеген жүрүм-турумду көрсөткөнү байкалган. |
| Эскертүү | DUT сунуш кылынбаган жүрүм-турумду көрсөткөнү байкалган. |
| Комментарийлерге кайрылыңыз | Байкоолорго караганда, жарактуу өтүп же өтпөй калганын аныктоо мүмкүн эмес. Кырдаалдын кошумча түшүндүрмөсү камтылган. |
Төмөнкү таблицада SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 жана TL.2 тесттеринин натыйжалары L, M, F, маалымат ылдамдыгы, сampling сааты, шилтеме сааты жана SYSREF жыштыктары.
Таблица 5. SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 жана TL.2 сыноолордун натыйжалары
| Жок. | L | M | F | S | HD | E | N | NP | ADC
SampЛинг сааты (МГц) |
FPGA түзмөк сааты (МГц) | FPGA
Кадр сааты (МГц) |
FPGA
Шилтеме сааты (МГц) |
Lane Rate (Gbps) | Жыйынтык |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | Өтүү |
Сынактын жыйынтыгы боюнча комментарийлер
Ар бир сыноодо, RX JESD204C Intel FPGA IP шайкештештирүүнүн башын тегиздөөсүн, кеңейтилген көп блокторду тегиздөөсүн жана колдонуучунун маалымат фазасына чейин ийгиликтүү орнотот.
Маалыматтардын бүтүндүгү маселеси Р тарабынан байкалган жокamp жана бардык физикалык тилкелерди камтыган JESD конфигурациялары үчүн PRBS текшерүүчүсү, ошондой эле циклдик ашыкча текшерүү (CRC) жана командалык паритет катасы байкалган эмес.
Белгилүү бир кубаттуулук циклдеринде, параметр конфигурацияларында тилкени кыйшаюу катасы пайда болушу мүмкүн. Бул катаны болтурбоо үчүн, LEMC офсеттик маанилери программаланышы керек же сиз муну калибрлөө шыпыруу процедурасы менен автоматташтыра аласыз. LEMC офсетинин юридикалык баалуулуктары жөнүндө көбүрөөк маалымат алуу үчүн, F-тилей JESD204C IP Колдонуучунун колдонмосундагы RBD Тунинг механизмин караңыз.
Тиешелүү маалымат
RBD тюнинг механизми
Жыйынтык
Бул отчет JESD204C Intel FPGA IP жана PHY электр интерфейсинин AD9081/9082 (R2 Silicon) түзмөгү менен ADC үчүн 24.75 Гбит/сек чейин текшерүүсүн көрсөтөт. Толук конфигурация жана аппараттык орнотуу эки түзмөктүн өз ара аракеттенүүсүнө жана иштешине ишенимди камсыз кылуу үчүн көрсөтүлгөн.
AN 927 үчүн документти кайра карап чыгуу тарыхы: JESD204C Intel FPGA IP жана ADI AD9081 MxFE* Intel Agilex F-Tile түзмөктөрү үчүн ADC өз ара аракеттенүү отчету
| Документтин версиясы | Өзгөрүүлөр |
| 2022.04.25 | Алгачкы чыгаруу. |
AN 876: JESD204C Intel® FPGA IP жана ADI AD9081 MxFE* ADC Intel® Agilex® F-Tile түзмөктөрү үчүн өз ара аракеттенүү отчету
Документтер / Ресурстар
 |
intel JESD204C Intel FPGA IP жана ADI AD9081 MxFE ADC өз ара аракеттенүү отчету [pdf] Колдонуучунун колдонмосу JESD204C Intel FPGA IP жана ADI AD9081 MxFE ADC өз ара аракеттенүү отчету, JESD204C, Intel FPGA IP жана ADI AD9081 MxFE ADC өз ара аракеттенүү отчету |