JESD204C Intel FPGA IP och ADI AD9081 MxFE ADC interoperabilitetsrapport
Produktinformation
Produkten som det hänvisas till i användarmanualen är JESD204C Intel FPGA IP. Det är en hårdvarukomponent som används tillsammans med Intel Agilex I-Series F-Tile Demo Board och ADI AD9081-FMCA-EBZ EVM. IP:n instansieras i duplexläge men endast mottagarvägen används. Den genererar en 375 MHz länkklocka och en 375 MHz ramklocka. Hårdvaruinställningen för ADC-kompatibilitetstestet visas i figur 1. IP kräver att SYSREF tillhandahålls av klockgeneratorn som genererar JESD204C Intel FPGA IP-enhetsklockan.
Produktanvändningsinstruktioner
Hårdvaruinställningar
För att ställa in hårdvaran för att använda JESD204C Intel FPGA IP, följ dessa steg:
- Anslut ADI AD9081-FMCA-EBZ EVM till FMC+-kontakten på Intel Agilex I-Series F-Tile Demo Board.
- Se till att SYSREF-signalen tillhandahålls av klockgeneratorn som genererar JESD204C Intel FPGA IP-enhetsklockan.
Systembeskrivning
Systemnivådiagrammet visar hur olika moduler ansluts i denna design. Det inkluderar Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, och olika klockor och gränssnitt.
Interoperabilitetsmetodik
Mottagarens datalänkslager
Detta testområde täcker testfallen för sync header alignment (SHA) och extended multiblock alignment (EMBA). JESD204C Intel FPGA IP läser register från datalänklagret under testet, skriver dem i loggen files, och verifierar dem för att passera kriterier genom TCL-skript.
JESD204C Intel® FPGA IP och ADI AD9081 MxFE* ADC interoperabilitetsrapport för Intel® Agilex™ F-tile-enheter
JESD204C Intel® FPGA IP är en höghastighets punkt-till-punkt seriellt gränssnitt immateriell egendom (IP).
JESD204C Intel FPGA IP har hårdvarutestats med flera utvalda JESD204C-kompatibla analog-till-digital-omvandlare (ADC)-enheter.
Den här rapporten belyser interoperabiliteten för JESD204C Intel FPGA IP med AD9081 Mixed Signal Front End (MxFE*) utvärderingsmodul (EVM) från Analog Devices Inc. (ADI). Följande avsnitt beskriver metodiken för utcheckning av hårdvara och testresultat.
Relaterad information
F-tile JESD204C Intel FPGA IP Användarhandbok
Krav på hårdvara och mjukvara
Interoperabilitetstestet kräver följande maskin- och mjukvaruverktyg: Hårdvara
- Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) med 12V strömadapter
- Analoga enheter (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
- Skywork Si5345-D Evaluation Board (Si5345-D-EVB)
- SMA hane till SMP hane
- SMP hane till SMP kabel
Programvara
- Intel Quartus® Prime Pro Edition version 21.4
- AD9081_API version 1.1.0 eller senare (Linux-applikation, krävs för AD9081 EVM-konfiguration)
Relaterad information
- AD9081/AD9082 Användarhandbok för systemutveckling
- Användarhandbok för Skyworks Si5345-D Evaluation Board
Hårdvaruinställningar
JESD204C Intel FPGA IP instansieras i duplexläge men endast mottagarvägen används. För FCLK_MULP =1, WIDTH_MULP = 8, S = 1, genererar kärn-PLL en 375 MHz länkklocka och en 375 MHz ramklocka.
Ett Intel Agilex I-Series F-Tile-demokort används med ADI AD9081-FMCA-EBZ EVM ansluten till FMC+-kontakten på utvecklingskortet. Hårdvaruinställningen för ADC-kompatibilitetstestet visas i maskinvaruinställningsbilden.- • AD9081-FMCA-EBZ EVM får ström från Intel Agilex I-Series F-Tile-demokort via FMC+-kontakt.
- F-tile-sändtagaren och JESD204C Intel FPGA IP-kärna PLL-referensklockor levereras av Si5345-D-EVB via SMA till SMP-kabel. Sätt MUX_DIP_SW0 till högt på Agilex-I F-Tile Demo Board för att säkerställa att U22 tar CLKIN1 som är ansluten till SMP-kabeln.
- Si5345-D-EVB tillhandahåller en referensklocka till den programmerbara klockgeneratorn HMC7044 som finns i AD9081 EVM via SMP till SMP-kabel.
- Hanteringsklockan för JESD204C Intel FPGA IP-kärna levereras av Silicon Labs Si5332 programmerbar klockgenerator som finns i Intel Agilex I-Series F-tile Demo Board.
- Den programmerbara klockgeneratorn HMC7044 tillhandahåller AD9081-enhetsreferensklockan. Den faslåsta slingan (PLL) som finns i AD9081-enheten genererar de önskade ADC:ernaamplingklocka från enhetens referensklocka.
- För underklass 1 genererar klockgeneratorn HMC7044 SYSREF-signalen för AD9081-enheten och för JESD204C Intel FPGA IP via FMC+-kontakten.
Ingate: Intel rekommenderar att SYSREF tillhandahålls av klockgeneratorn som genererar JESD204C Intel FPGA IP-enhetsklockan.
Systembeskrivning
Följande diagram på systemnivå visar hur de olika modulerna är anslutna i denna design.
Figur 2. Systemdiagram 
Anteckningar:
- M är antalet omvandlare.
- S är antalet överförda samples per omvandlare per ram.
- WIDTH_MULP är databreddsmultiplikatorn mellan applikationslagret och transportskiktet.
- N är antalet omvandlingsbitar per omvandlare.
- CS är antalet kontrollbitar per konvertering samples.
I denna inställning, till exempelample L = 8, M = 4 och F = 1, är datahastigheten för sändtagarbanor 24.75 Gbps.
Si5332 OUT1 genererar 100 MHz klocka till mgmt_clk. Si5345-D-EVB genererar två klockfrekvenser, 375 MHz och 100 MHz. 375 MHz levereras till den inbäddade multiplexern i Intel Agilex I-Series F-tile Demo Board via J19 SMA-porten. Utgångsklockan från den inbäddade multiplexern driver F-tile-transceiverreferensklockan (refclk_xcvr) och JESD204C Intel FPGA IP-kärna PLL-referensklocka (refclk_core). 100 MHz från Si5345-D-EVB är ansluten till den programmerbara klockgeneratorn HMC7044 som finns i AD9081 EVM som klockingång
(EXT_HMCREF).
HCM7044 genererar en periodisk SYSREF-signal på 11.71875 MHz genom FMC-kontakten.
JESD204C Intel FPGA IP instansieras i duplexläge men endast mottagarvägen används.
Interoperabilitetsmetodik
Följande avsnitt beskriver testmålen, proceduren och godkända kriterier. Testet omfattar följande områden:
- Mottagarens datalänklager
- Mottagarens transportlager
Mottagarens datalänkslager
Detta testområde täcker testfallen för sync header alignment (SHA) och extended multiblock alignment (EMBA).
Vid länkstart, efter mottagarens återställning, börjar JESD204C Intel FPGA IP leta efter synkroniseringshuvudströmmen som sänds av enheten. Följande register från datalänkslagret läses under testet, skrivs in i loggen files, och verifierad för att skicka kriterier genom TCL-skript.
Relaterad information
F-tile JESD204C Intel FPGA IP Användarhandbok
Sync Header Alignment (SHA)
Tabell 1. Testfall för synkronisering av rubrikjustering
| Testfall | Mål | Beskrivning | Godkända kriterier |
| SHA.1 | Kontrollera om Sync Header Lock är aktiverat efter att återställningssekvensen har slutförts. | Följande signaler läses från register:
|
|
| SHA.2 | Kontrollera synkroniseringshuvudlåsets status efter att synkroniseringshuvudlåset har uppnåtts (eller under den utökade multiblocksjusteringsfasen) och stabil. | invalid_sync_header läses för Sync Header-låsstatus från register (0x60[8]). | status för invalid_sync_header ska vara 0. |
Extended Multiblock Alignment (EMBA)
Tabell 2. Extended Multiblock Alignment Testfall
| Testfall | Mål | Beskrivning | Godkända kriterier | |||||
| EMBA.1 | Kontrollera om det utökade multiblocklåset aktiveras först efter att Sync Header Lock har bekräftats. | Följande signaler läses genom register: |
|
|||||
| Testfall | Mål | Beskrivning | Godkända kriterier | |||||
|
||||||||
| EMBA.2 | Kontrollera om statusen för utökat multiblocklås är stabil (efter utökat multiblocklås eller tills den elastiska bufferten släpps) tillsammans med inget ogiltigt multiblock. | invalid_eomb_eoemb läses från registret rx_err_status (0x60[10:9]). | invalid_eomb_eoemb ska vara "00". | |||||
| EMBA.3 | Kontrollera körfältsinriktningen. | Följande värden läses från register:
|
|
|||||
Mottagarens transportlager (TL)
För att kontrollera dataintegriteten för nyttolastdataströmmen genom mottagaren (RX) JESD204C Intel FPGA IP och transportlager, är ADC:n konfigurerad att ramp/PRBS testmönster. ADC:n är också inställd att fungera med samma konfiguration som inställd i JESD204C Intel FPGA IP. Den ramp/PRBS checker i FPGA-tyget kontrollerar ramp/PRBS-dataintegritet i en minut. RX JESD204C Intel FPGA IP-registret rx_err avfrågas kontinuerligt för nollvärde under en minut.
Figuren nedan visar den konceptuella testinställningen för kontroll av dataintegritet.
Figur 3. Dataintegritetskontroll med Ramp/PRBS15 Checker
Tabell 3. Testfall för transportlager
| Testfall | Mål | Beskrivning | Godkända kriterier |
| TL.1 | Kontrollera transportlagermappningen av datakanalen med ramp testmönster. | Data_mode är satt till Ramp_läge.
Följande signaler läses genom register:
|
|
| TL.2 | Kontrollera transportlagermappningen av datakanalen med PRBS15-testmönstret. | Data_mode är satt till prbs_mode.
Följande värden läses från register:
|
|
JESD204C Intel FPGA IP- och ADC-konfigurationer
JESD204C Intel FPGA IP-parametrar (L, M och F) i den här hårdvaruutcheckningen stöds av AD9081-enheten. Transceiverns datahastighet, sampling-klocka och andra JESD204C-parametrar överensstämmer med AD908D1-driftsvillkoren.
Hårdvaruutcheckningstestningen implementerar JESD204C Intel FPGA IP med följande parameterkonfiguration.
Global inställning för all konfiguration:
- E = 1
- CF = 0
- CS = 0
- Underklass = 1
- FCLK_MULP = 1
- WIDTH_MULP = 8
- SH_CONFIG = CRC-12
- FPGA Management Clock (MHz) = 100
Testresultat
Följande tabell innehåller möjliga resultat och deras definition.
Tabell 4. Resultatdefinition
| Resultat | Definition |
| PASSERA | Enheten under test (DUT) observerades uppvisa överensstämmande beteende. |
| PASSA med kommentarer | DUT observerades uppvisa konformt beteende. En ytterligare förklaring av situationen ingår dock (example: på grund av tidsbegränsningar utfördes endast en del av testningen). |
| Resultat | Definition |
| MISSLYCKAS | DUT observerades uppvisa icke-konformt beteende. |
| Varning | DUT observerades uppvisa beteende som inte rekommenderas. |
| Se kommentarer | Utifrån observationerna kunde ett giltigt godkänt eller underkänt inte fastställas. Ytterligare en förklaring av situationen ingår. |
Följande tabell visar resultaten för testfallen SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 och TL.2 med respektive värden på L, M, F, datahastighet, samplingklocka, länkklocka och SYSREF-frekvenser.
Tabell 5. Resultat för testfall SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 och TL.2
| Inga. | L | M | F | S | HD | E | N | NP | ADC
Sampling klocka (MHz) |
FPGA-enhetsklocka (MHz) | FPGA
Bildklocka (MHz) |
FPGA
Länkklocka (MHz) |
Körfältshastighet (Gbps) | Resultat |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | Passera |
Testresultat Kommentarer
I varje testfall etablerar RX JESD204C Intel FPGA IP framgångsrikt synkroniseringshuvudinriktningen, utökad flerblocksjustering och fram till användardatafasen.
Inga dataintegritetsproblem observeras av Ramp och PRBS-kontroll för JESD-konfigurationer som täcker alla fysiska körfält, inte heller observeras någon cyklisk redundanskontroll (CRC) och kommandoparitetsfel.
Under vissa strömcykler kan det hända att körfältsfel visas med parameterkonfigurationerna. För att undvika detta fel bör LEMC-offsetvärdena programmeras eller så kan du automatisera detta med kalibreringssvepproceduren. För mer information om de lagliga värdena för LEMC offset, se RBD Tuning Mechanism i F-tile JESD204C IP User Guide.
Relaterad information
RBD Tuning Mekanism
Sammanfattning
Den här rapporten visar validering av JESD204C Intel FPGA IP och PHY elektriska gränssnitt med AD9081/9082 (R2 Silicon)-enheten upp till 24.75 Gbps för ADC. Den fullständiga konfigurationen och hårdvaruinställningen visas för att ge förtroende för de två enheternas interoperabilitet och prestanda.
Dokumentrevisionshistorik för AN 927: JESD204C Intel FPGA IP och ADI AD9081 MxFE* ADC interoperabilitetsrapport för Intel Agilex F-Tile-enheter
| Dokumentversion | Ändringar |
| 2022.04.25 | Initial release. |
AN 876: JESD204C Intel® FPGA IP och ADI AD9081 MxFE* ADC interoperabilitetsrapport för Intel® Agilex® F-Tile-enheter
Dokument/resurser
 |
intel JESD204C Intel FPGA IP och ADI AD9081 MxFE ADC interoperabilitetsrapport [pdf] Användarhandbok JESD204C Intel FPGA IP och ADI AD9081 MxFE ADC interoperabilitetsrapport, JESD204C, Intel FPGA IP och ADI AD9081 MxFE ADC interoperabilitetsrapport |