JESD204C Tuarascáil Idir-inoibritheachta Intel FPGA IP agus ADI AD9081 MxFE ADC
Eolas Táirge
Is é JESD204C Intel FPGA IP an táirge dá dtagraítear sa lámhleabhar úsáideora. Is comhpháirt crua-earraí é a úsáidtear i gcomhar le Bord Demo Tíleanna F-Sraith Intel Agilex I agus an ADI AD9081-FMCA-EBZ EVM. Cuirtear an IP ar an toirt i mód Duplex ach ní úsáidtear ach cosán an ghlacadóra. Gineann sé clog nasc 375 MHz agus clog fráma 375 MHz. Taispeántar an socrú crua-earraí don tástáil idir-inoibritheachta ADC i bhFíor 1. Éilíonn an IP go soláthróidh an gineadóir clog SYSREF a fhoinsíonn clog gléas IP JESD204C Intel FPGA IP.
Treoracha Úsáide Táirge
Socrú Crua-earraí
Chun na crua-earraí a shocrú chun an JESD204C Intel FPGA IP a úsáid, lean na céimeanna seo:
- Ceangail an ADI AD9081-FMCA-EBZ EVM le cónascaire FMC + de Bhord Taispeána Tíleanna F-Sraith Intel Agilex.
- A chinntiú go soláthraíonn an gineadóir clog a fhoinsíonn clog gléas JESD204C Intel FPGA IP comhartha SYSREF.
Cur síos ar an gCóras
Taispeánann an léaráid ag leibhéal an chórais conas a nasctar modúil éagsúla sa dearadh seo. Áiríonn sé Bord Demo Tíleanna F Intel Agilex-I, Gléas Tíleanna Intel Agilex, RTL Barrleibhéil, Córas Dearthóir Ardán, Gineadóir Patrún, Seiceálaí Patrún, F-Tile JESD204C Duplex IP Core, agus cloig agus comhéadain éagsúla.
Modheolaíocht Idir-inoibritheachta
Ciseal Nasc Sonraí an Ghlacadóra
Clúdaíonn an réimse tástála seo na cásanna tástála le haghaidh ailíniú ceanntásc sioncronaithe (SHA) agus ailíniú ilbhloic leathnaithe (EMBA). Léann an JESD204C Intel FPGA IP cláir ón gciseal nasc sonraí le linn na tástála, scríobhann sé isteach iad files, agus fíoraíonn sé iad maidir le critéir a rith trí scripteanna TCL.
JESD204C Tuarascáil Idir-inoibritheachta Intel® FPGA IP agus ADI AD9081 MxFE* ADC le haghaidh Gléasanna F-tile Intel® Agilex™
Is é an JESD204C Intel® FPGA IP comhéadan ardluais pointe-go-pointe sraitheach maoine intleachtúla (IP).
Rinneadh tástáil chrua-earraí ar IP JESD204C Intel FPGA le roinnt gléasanna tiontaire analóg-go-digiteach (ADC) atá comhlíontach JESD204C roghnaithe.
Leagann an tuarascáil seo béim ar idir-inoibritheacht an JESD204C Intel FPGA IP le modúl meastóireachta AD9081 Measctha Tosaigh Comharthaíochta (MxFE*) (EVM) ó Analog Devices Inc. (ADI). Déanann na hailt seo a leanas cur síos ar mhodheolaíocht seiceáil amach na crua-earraí agus ar thorthaí na dtrialacha.
Eolas Gaolmhar
Tíleanna F JESD204C Treoir Úsáideora IP Intel FPGA
Riachtanais Crua-earraí agus Bogearraí
Éilíonn an tástáil idir-inoibritheachta na huirlisí crua-earraí agus bogearraí seo a leanas: Crua-earraí
- Bord Taispeána Tíleanna F-Sraith Intel Agilex™ (AGIB027R29A1E2VR0) le hoiriúnóir cumhachta 12V
- Gléasanna Analógacha (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
- Bord Measúnaithe Skywork Si5345-D (Si5345-D-EVB)
- SMA fireann go SMP fireann
- SMP fireann go cábla SMP
Bogearraí
- Leagan bogearraí Intel Quartus® Prime Pro Edition 21.4
- AD9081_API leagan 1.1.0 nó níos nuaí (feidhmchlár Linux, riachtanach le haghaidh cumraíochta AD9081 EVM)
Eolas Gaolmhar
- AD9081/AD9082 An Treoir Úsáideora d'Fhorbairt Córais
- Treoir Úsáideora don Bhord Meastóireachta Skyworks Si5345-D
Socrú Crua-earraí
Tá an JESD204C Intel FPGA IP ar an toirt i mód Duplex ach ní úsáidtear ach an cosán glacadóra. I gcás FCLK_MULP = 1, WIDTH_MULP = 8, S = 1, gineann an croí-PLL clog nasc 375 MHz agus clog fráma 375 MHz.
Úsáidtear Bord Taispeána Tíleanna F-Sraith Intel Agilex I leis an ADI AD9081-FMCA-EBZ EVM ceangailte le cónascaire FMC + an bhoird forbartha. Taispeántar socrú na crua-earraí don tástáil idir-inoibritheachta ADC san fhigiúr Socrú Crua-earraí.- • Faigheann an AD9081-FMCA-EBZ EVM cumhacht ó Bhord Taispeána Tíleanna F Intel Agilex I-Sraith trí nascóir FMC+.
- Soláthraíonn Si204-D-EVB an transceiver F-tile agus cloig tagartha croí PLL JESD5345C Intel FPGA IP trí SMA go cábla SMP. Socraigh MUX_DIP_SW0 go hard ar Bhord Taispeána Tíleanna F Agilex-I chun a chinntiú go bhfuil U22 ag glacadh CLKIN1 atá ceangailte leis an gcábla SMP.
- Soláthraíonn an Si5345-D-EVB clog tagartha don ghineadóir clog in-ríomhchláraithe HMC7044 atá i láthair san AD9081 EVM trí chábla SMP go SMP.
- Soláthraíonn gineadóir clog in-ríomhchláraithe Silicon Labs Si204 atá i láthair i mBord Taispeántas Tíleanna F-Sraith Intel Agilex an clog bainistíochta do chroílár Intel FPGA IP JESD5332C.
- Soláthraíonn gineadóir clog ríomhchláraithe HMC7044 an clog tagartha gléas AD9081. Gineann an lúb céim-ghlas (PLL) atá sa ghléas AD9081 na ADC s atá ag teastáilampclog lag ó chlog tagartha an fheiste.
- I gcás Fo-aicme 1, gineann gineadóir clog HMC7044 an comhartha SYSREF don fheiste AD9081 agus don JESD204C Intel FPGA IP tríd an gcónascaire FMC+.
Nílte: Molann Intel an SYSREF a chur ar fáil ag an gineadóir clog a foinsí an clog gléas JESD204C Intel FPGA IP.
Cur síos ar an gCóras
Taispeánann an léaráid leibhéal an chórais seo a leanas conas a nasctar na modúil éagsúla sa dearadh seo.
Fíor 2 . Léaráid Chórais 
Nótaí:
- Is é M líon na dtiontairí.
- Is é S líon na n-tarchurtha samples in aghaidh an tiontaire in aghaidh an fhráma.
- Is é WIDTH_MULP an t-iolraitheoir leithead sonraí idir an ciseal feidhmchláir agus an ciseal iompair.
- Is é N líon na ngiotán tiontaithe in aghaidh an tiontaire.
- Is é CS an líon giotán rialaithe in aghaidh an chomhshó samples.
Sa socrú seo, le haghaidh example L = 8, M = 4, agus F = 1, is é 24.75 Gbps ráta sonraí na lánaí transceiver.
Gineann an Si5332 OUT1 clog 100 MHz go mgmt_clk. Gineann Si5345-D-EVB dhá mhinicíocht clog, 375 MHz agus 100 MHz. Soláthraítear an 375 MHz don ilphléacsóir leabaithe i mBord Taispeána Tíleanna F Intel Agilex I-Sraith tríd an gcalafort J19 SMA. Tiomáineann clog aschuir an ilphléacsálaí leabaithe an clog tagartha transceiver F-tile (refclk_xcvr) agus clog tagartha croí PLL JESD204C Intel FPGA IP (refclk_core). Tá 100 MHz ó Si5345-D-EVB ceangailte le gineadóir clog in-ríomhchláraithe HMC7044 atá i láthair san AD9081 EVM mar ionchur clog
(EXT_HMCREF).
Gineann an HCM7044 comhartha SYSREF tréimhsiúil de 11.71875 MHz tríd an nascóirí FMC.
Tá an JESD204C Intel FPGA IP ar an toirt i mód Duplex ach ní úsáidtear ach an cosán glacadóra.
Modheolaíocht Idir-inoibritheachta
Déanann an chuid seo a leanas cur síos ar chuspóirí na tástála, ar an nós imeachta agus ar na critéir chun pas a fháil. Clúdaíonn an tástáil na réimsí seo a leanas:
- Ciseal nasc sonraí an ghlacadóra
- Ciseal iompair glacadóra
Ciseal Nasc Sonraí an Ghlacadóra
Clúdaíonn an réimse tástála seo na cásanna tástála le haghaidh ailíniú ceanntásc sioncronaithe (SHA) agus ailíniú ilbhloic leathnaithe (EMBA).
Ar an nasc a thosú, tar éis an glacadóir a athshocrú, tosaíonn an JESD204C Intel FPGA IP ag lorg an sruth ceanntásca sioncronaithe a tharchuireann an gléas. Léitear na cláir seo a leanas ó chiseal naisc sonraí le linn na tástála, agus iad scríofa isteach sa loga files, agus fíoraithe chun critéir a rith trí scripteanna TCL.
Eolas Gaolmhar
Tíleanna F JESD204C Treoir Úsáideora IP Intel FPGA
Ailíniú Ceanntásca Sioncronaithe (SHA)
Tábla 1. Cásanna Tástála Ailínithe Ceanntásca Sioncronaithe
| Cás Tástála | Cuspóir | Cur síos | Critéir Tarchuir |
| SHA.1 | Seiceáil an bhfuil Sync Header Lock dearbhaithe tar éis an t-ord athshocraithe a chríochnú. | Léitear na comharthaí seo a leanas ó na cláir:
|
|
| SHA.2 | Seiceáil stádas Sync Header Lock tar éis glas ceanntásc sioncronaithe a bhaint amach (nó le linn na céime Leathnaithe Ilbhloc Ailínithe) agus cobhsaí. | invalid_sync_header á léamh le haghaidh stádas glasála Ceanntásca Sync ón gclár (0x60[8]). | ba cheart go mbeadh stádas ceanntásca invalid_sync_header mar 0. |
Ailíniú Ilbhloic Breisithe (EMBA)
Tábla 2. Cásanna Tástála Ailínithe Ilbhloic Leathnaithe
| Cás Tástála | Cuspóir | Cur síos | Critéir Tarchuir | |||||
| EMBA.1 | Seiceáil an bhfuil an Glasáil Ilbhloic Leathnaithe dearbhaithe ach amháin tar éis Sync Header Lock a dhearbhú. | Léitear na comharthaí seo a leanas trí chláir: |
|
|||||
| Cás Tástála | Cuspóir | Cur síos | Critéir Tarchuir | |||||
|
||||||||
| EMBA.2 | Seiceáil an bhfuil stádas an Ghlas Ilbhloic Leathnaithe cobhsaí (tar éis glasáil multiblock leathnaithe nó go dtí go scaoiltear an maolán leaisteacha) chomh maith gan aon multiblock neamhbhailí. | léitear invalid_eomb_eoemb ón gclár rx_err_status (0x60[10:9]). | invalid_eomb_eoemb ba cheart go mbeadh “00”. | |||||
| EMBA.3 | Seiceáil ailíniú an lána. | Léitear na luachanna seo a leanas ó na cláir:
|
|
|||||
Glacadóir Ciseal Iompair (TL)
Chun sláine sonraí an tsrutha sonraí pálasta a sheiceáil tríd an nglacadóir (RX) JESD204C Intel FPGA IP agus ciseal iompair, tá an ADC cumraithe go ramppatrún tástála /PRBS. Tá an ADC socraithe freisin chun oibriú leis an gcumraíocht chéanna atá leagtha síos sa JESD204C Intel FPGA IP. Tá an rampSeiceálann seiceálaí PRBS san fhabraic FPGA an ramp/Sláine sonraí PRBS ar feadh nóiméad amháin. Déantar an clár RX JESD204C Intel FPGA IP rx_err a polladh go leanúnach ar luach nialasach ar feadh nóiméad amháin.
Taispeánann an figiúr thíos socrú na tástála coincheapúil le haghaidh seiceáil sláine sonraí.
Fíor 3. Seiceáil Sláine Sonraí Ag baint úsáide as RampSeiceálaí /PRBS15
Tábla 3. Cásanna Tástála Sraithe Iompair
| Cás Tástála | Cuspóir | Cur síos | Critéir Tarchuir |
| TL.1 | Seiceáil léarscáiliú ciseal iompair an chainéil sonraí ag baint úsáide as ramp patrún tástála. | Tá data_mode socraithe go Ramp_mód.
Léitear na comharthaí seo a leanas trí chláir:
|
|
| TL.2 | Seiceáil léarscáiliú ciseal iompair an chainéil sonraí ag baint úsáide as patrún tástála PRBS15. | Tá data_mode socraithe go prbs_mode.
Léitear na luachanna seo a leanas ó na cláir:
|
|
JESD204C Cumraíochtaí Intel FPGA IP agus ADC
Tacaíonn gléas AD204 go dúchais le paraiméadair IP Intel FPGA JESD9081C (L, M, agus F) sa tseiceáil crua-earraí seo. An ráta sonraí trasghlacadóra, sampclog ling, agus paraiméadair eile JESD204C cloí leis na coinníollacha oibriúcháin AD908D1.
Cuireann an tástáil seiceála crua-earraí an JESD204C Intel FPGA IP i bhfeidhm leis an gcumraíocht pharaiméadar seo a leanas.
Socrú domhanda do gach cumraíocht:
- E = 1
- CF = 0
- CS = 0
- Fo-aicme = 1
- FCLK_MULP = 1
- WIDTH_MULP = 8
- SH_CONFIG = CRC-12
- Clog Bainistíochta FPGA (MHz) = 100
Torthaí Tástála
Tá na torthaí féideartha agus an sainmhíniú atá orthu sa tábla seo a leanas.
Tábla 4. Torthaí Sainmhíniú
| Toradh | Sainmhíniú |
| PÁS | Breathnaíodh ar an nGléas Faoi Thástáil (DUT) go raibh iompar comhlíonta ar taispeáint. |
| PASS le tuairimí | Breathnaíodh ar an DUT iompar comhréireach a thaispeáint. Mar sin féin, tá míniú breise ar an scéal san áireamh (example: de bharr teorainneacha ama, ní dhearnadh ach cuid den tástáil). |
| Toradh | Sainmhíniú |
| FAILTE | Breathnaíodh ar an DUT iompar neamhchomhréire a léiriú. |
| Rabhadh | Breathnaíodh ar an DUT iompar nach moltar a léiriú. |
| Déan tagairt do thuairimí | Ó na breathnuithe, níorbh fhéidir pas nó teip bailí a chinneadh. Tá míniú breise ar an scéal san áireamh. |
Taispeánann an tábla seo a leanas na torthaí do chásanna tástála SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, agus TL.2 agus na luachanna L, M, F, ráta sonraí faoi seach, sampclog langa, clog nasc, agus minicíochtaí SYSREF.
Tábla 5. Toradh Cásanna Tástála SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, agus TL.2
| Níl. | L | M | F | S | HD | E | N | NP | ADC
SampClog ling (MHz) |
Clog Gléas FPGA (MHz) | FPGA
Clog Fráma (MHz) |
FPGA
Clog Nasc (MHz) |
Ráta Lána (Gbps) | Toradh |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | Pas |
Tráchtanna ar Thorthaí Tástála
I ngach cás tástála, bunaíonn an RX JESD204C Intel FPGA IP an t-ailíniú ceanntásc sioncronaithe, ailíniú leathbhloic leathnaithe, agus go dtí an chéim sonraí úsáideora.
Níl aon saincheist maidir le sláine sonraí tugtha faoi deara ag an Ramp agus seiceálaí PRBS le haghaidh cumraíochtaí JESD a chlúdaíonn na lánaí fisiceacha go léir, ach ní bhreathnaítear freisin ar aon seiceáil iomarcaíochta timthriallach (CRC) agus earráid ordaithe paireacht.
Le linn timthriallta cumhachta áirithe, d'fhéadfadh earráid deasca lána a bheith le feiceáil le cumraíochtaí na bparaiméadar. Chun an earráid seo a sheachaint, ba cheart na luachanna fritháirimh LEMC a ríomhchlárú nó is féidir leat é seo a uathoibriú leis an nós imeachta um scuabadh calabraithe. Le haghaidh tuilleadh faisnéise ar luachanna dlíthiúla fhritháireamh LEMC, féach ar Mheicníocht Tiúnadh RBD i dTíleanna-F Treoir Úsáideora IP JESD204C.
Eolas Gaolmhar
Meicníocht Tiúnadh RBD
Achoimre
Léiríonn an tuarascáil seo bailíochtú comhéadan leictreach JESD204C Intel FPGA IP agus PHY leis an bhfeiste AD9081/9082 (R2 Silicon) suas le 24.75 Gbps le haghaidh ADC. Taispeántar an chumraíocht iomlán agus an socrú crua-earraí chun muinín a sholáthar maidir le hidir-inoibritheacht agus feidhmíocht an dá fheiste.
Stair Athbhreithnithe Doiciméid le haghaidh AN 927: JESD204C Tuarascáil Idir-inoibritheachta Intel FPGA IP agus ADI AD9081 MxFE* le haghaidh Gléasanna Tíleanna-F Intel Agilex
| Leagan Doiciméid | Athruithe |
| 2022.04.25 | Eisiúint tosaigh. |
AN 876: JESD204C Tuarascáil Idir-inoibritheachta Intel® FPGA IP agus ADI AD9081 MxFE* ADC le haghaidh Gléasanna Tíleanna-F Intel® Agilex®
Doiciméid / Acmhainní
 |
intel JESD204C Tuarascáil Idir-inoibritheachta Intel FPGA IP agus ADI AD9081 MxFE ADC [pdfTreoir Úsáideora JESD204C Tuarascáil Idir-inoibritheachta Intel FPGA IP agus ADI AD9081 MxFE ADC, JESD204C, Intel FPGA IP agus Tuarascáil Idir-inoibritheachta ADI AD9081 MxFE ADC |