JESD204C Zpráva o interoperabilitě Intel FPGA IP a ADI AD9081 MxFE ADC

Informace o produktu

Produkt uvedený v uživatelské příručce je JESD204C Intel FPGA IP. Jedná se o hardwarovou součást, která se používá ve spojení s ukázkovou deskou Intel Agilex I-Series F-Tile a ADI AD9081-FMCA-EBZ EVM. IP se vytváří v duplexním režimu, ale využívá se pouze cesta přijímače. Generuje takt linky 375 MHz a rámcový takt 375 MHz. Nastavení hardwaru pro test interoperability ADC je znázorněno na obrázku 1. IP vyžaduje, aby byl SYSREF poskytnut generátorem hodin, který je zdrojem hodin zařízení JESD204C Intel FPGA IP.

Návod k použití produktu

Nastavení hardwaru
Chcete-li nastavit hardware pro použití JESD204C Intel FPGA IP, postupujte takto:

1. Připojte ADI AD9081-FMCA-EBZ EVM ke konektoru FMC+ ukázkové desky Intel Agilex I-Series F-Tile.
2. Ujistěte se, že signál SYSREF poskytuje generátor hodin, který je zdrojem hodin zařízení JESD204C Intel FPGA IP.

Popis systému
Schéma na úrovni systému ukazuje, jak jsou různé moduly připojeny v tomto návrhu. Zahrnuje ukázkovou desku Intel Agilex-I F-tile, zařízení Intel Agilex F, RTL nejvyšší úrovně, platformový návrhářský systém, generátor vzorů, kontrolu vzorů, duplexní IP jádro F-Tile JESD204C a různé hodiny a rozhraní.

Metodika interoperability
Vrstva datového spojení přijímače
Tato testovací oblast pokrývá testovací případy pro synchronizaci záhlaví synchronizace (SHA) a rozšířené víceblokové zarovnání (EMBA). JESD204C Intel FPGA IP čte během testu registry z vrstvy datového spojení, zapisuje je do log files a ověřuje je pro předávání kritérií prostřednictvím skriptů TCL.

JESD204C Zpráva o interoperabilitě Intel® FPGA IP a ADI AD9081 MxFE* ADC pro zařízení Intel® Agilex™ F-tile

JESD204C Intel® FPGA IP je vysokorychlostní point-to-point sériové rozhraní duševního vlastnictví (IP).
JESD204C Intel FPGA IP byl hardwarově testován s několika vybranými zařízeními s analogově-digitálním převodníkem (ADC) kompatibilním s JESD204C.
Tato zpráva zdůrazňuje interoperabilitu JESD204C Intel FPGA IP s vyhodnocovacím modulem AD9081 Mixed Signal Front End (MxFE*) (EVM) od Analog Devices Inc. (ADI). Následující části popisují metodologii kontroly hardwaru a výsledky testů.

Související informace
F-tile JESD204C Intel FPGA IP Uživatelská příručka

Hardwarové a softwarové požadavky
Test interoperability vyžaduje následující hardwarové a softwarové nástroje: Hardware

• Demonstrační deska Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) s 12V napájecím adaptérem
• Analogová zařízení (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D Evaluation Board (Si5345-D-EVB)
• SMA samec na SMP samce
• Kabel SMP samec na SMP

Software

• Software Intel Quartus® Prime Pro Edition verze 21.4
• AD9081_API verze 1.1.0 nebo novější (aplikace pro Linux, nutná pro konfiguraci AD9081 EVM)

Související informace

• AD9081/AD9082 Uživatelská příručka vývoje systému
• Uživatelská příručka hodnotící rady Skyworks Si5345-D

Nastavení hardwaru
JESD204C Intel FPGA IP se vytváří v duplexním režimu, ale používá se pouze cesta přijímače. Pro FCLK_MULP =1, WIDTH_MULP = 8, S = 1 jádro PLL generuje takt spoje 375 MHz a rámcový takt 375 MHz.
Demonstrační deska Intel Agilex I-Series F-Tile se používá s ADI AD9081-FMCA-EBZ EVM připojeným ke konektoru FMC+ vývojové desky. Nastavení hardwaru pro test interoperability ADC je znázorněno na obrázku Nastavení hardwaru.- • AD9081-FMCA-EBZ EVM získává napájení z ukázkové desky Intel Agilex I-Series F-Tile přes konektor FMC+.

• F-tile transceiver a JESD204C Intel FPGA IP core PLL referenční hodiny jsou dodávány Si5345-D-EVB přes SMA na SMP kabel. Nastavte MUX_DIP_SW0 na Agilex-I F-Tile Demo Board na vysokou hodnotu, abyste zajistili, že U22 přijímá CLKIN1, který je připojen ke kabelu SMP.
• Si5345-D-EVB poskytuje referenční hodiny pro programovatelný hodinový generátor HMC7044 přítomný v AD9081 EVM přes kabel SMP na SMP.
• Řídící hodiny pro JESD204C Intel FPGA IP jádro dodává Silicon Labs Si5332 programovatelný generátor hodin, který je součástí ukázkové desky Intel Agilex I-Series F-tile.
• Generátor programovatelných hodin HMC7044 poskytuje referenční hodiny zařízení AD9081. Smyčka fázového závěsu (PLL) přítomná v zařízení AD9081 generuje požadované ADCampling clock z referenčních hodin zařízení.
• Pro podtřídu 1 generuje generátor hodin HMC7044 signál SYSREF pro zařízení AD9081 a pro JESD204C Intel FPGA IP prostřednictvím konektoru FMC+.

Žádnýte: Společnost Intel doporučuje, aby SYSREF poskytoval generátor hodin, který je zdrojem hodin zařízení JESD204C Intel FPGA IP.

Popis systému

Následující schéma na úrovni systému ukazuje, jak jsou různé moduly připojeny v tomto návrhu.

Obrázek 2. Schéma systému

Poznámky:

1. M je počet konvertorů.
2. S je počet přenesených samples na převodník na snímek.
3. WIDTH_MULP je multiplikátor šířky dat mezi aplikační vrstvou a transportní vrstvou.
4. N je počet převodních bitů na převodník.
5. CS je počet řídicích bitů na konverzi samples.

V tomto nastavení napřample L = 8, M = 4 a F = 1, datová rychlost pruhů transceiveru je 24.75 Gbps.
Si5332 OUT1 generuje 100 MHz hodiny do mgmt_clk. Si5345-D-EVB generuje dvě hodinové frekvence, 375 MHz a 100 MHz. 375 MHz je dodáváno do vestavěného multiplexeru v ukázkové desce Intel Agilex I-Series F-tile přes port J19 SMA. Výstupní hodiny vestavěného multiplexeru řídí referenční hodiny transceiveru F-tile (refclk_xcvr) a referenční hodiny JESD204C Intel FPGA IP core PLL (refclk_core). 100 MHz ze Si5345-D-EVB je připojeno k programovatelnému hodinovému generátoru HMC7044, který je přítomen v AD9081 EVM jako hodinový vstup
(EXT_HMCREF).

HCM7044 generuje periodický signál SYSREF 11.71875 MHz přes konektor FMC.
JESD204C Intel FPGA IP se vytváří v duplexním režimu, ale používá se pouze cesta přijímače.

Metodika interoperability
Následující část popisuje cíle testu, postup a kritéria pro úspěšné složení. Test pokrývá následující oblasti:

• Vrstva datového spojení přijímače
• Transportní vrstva přijímače

Vrstva datového spojení přijímače
Tato testovací oblast pokrývá testovací případy pro zarovnání záhlaví synchronizace (SHA) a rozšířené zarovnání více bloků (EMBA).
Při spuštění linky, po resetování přijímače, začne JESD204C Intel FPGA IP hledat stream záhlaví synchronizace, který je vysílán zařízením. Během testu jsou načteny následující registry z datové vrstvy a zapsány do log files a ověřeno pro předávání kritérií prostřednictvím skriptů TCL.

Související informace
F-tile JESD204C Intel FPGA IP Uživatelská příručka

Synchronizace zarovnání záhlaví (SHA)
Tabulka 1. Testovací případy synchronizace záhlaví

Testovací případ	Objektivní	Popis	Kritéria absolvování
SHA.1	Zkontrolujte, zda je po dokončení sekvence resetu aktivována funkce Sync Header Lock.	Z registrů se čtou následující signály: CDR_Lock se čte z registru rx_status3 (0x8C). SH_Locked se čte z registru rx_status4 (0x90). jrx_sh_err_status se čte z registru rx_err_status (0x60).	CDR_Lock a SH_LOCK by měly být nastaveny na vysokou hodnotu odpovídající počtu jízdních pruhů. jrx_sh_err_status by měl být  Bitová pole v jrx_sh_err_status kontrolují sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err a cdr_locked_err.
SHA.2	Zkontrolujte stav uzamčení synchronizační hlavičky po dosažení uzamčení synchronizační hlavičky (nebo během fáze rozšířeného zarovnání více bloků) a stabilní.	invalid_sync_header je načten pro stav zámku synchronizační hlavičky z registru (0x60[8]).	stav invalid_sync_header by měl být 0.

Rozšířené zarovnání více bloků (EMBA)

Tabulka 2. Testovací případy rozšířeného víceblokového zarovnání

Testovací případ		Objektivní		Popis		Kritéria absolvování
EMBA.1		Zkontrolujte, zda je rozšířený zámek vícebloků aktivován až po aktivaci zámku synchronizované hlavičky.		Prostřednictvím registrů se čtou následující signály:		Hodnota EMB_Locked_1 by se měla rovnat 1 odpovídající každému jízdnímu pruhu. EMB_Lock_err by měla být 0.
	Testovací případ		Objektivní		Popis		Kritéria absolvování
					EMB_Locked_1 se čte z registru rx_status5 (0x94). EMB_Lock_err se čte z registru rx_err_status (0x60[19]).
	EMBA.2		Zkontrolujte, zda je stav Extended Multiblock Lock stabilní (po rozšířeném multiblokovém uzamčení nebo dokud se neuvolní elastická vyrovnávací paměť) spolu s neplatným multiblokem.		invalid_eomb_eoemb se čte z registru rx_err_status (0x60[10:9]).		invalid_eomb_eoemb by měl být „00“.
	EMBA.3		Zkontrolujte vyrovnání jízdních pruhů.		Z registrů se čtou následující hodnoty: elastic_buf_over_flow se čte z registru rx_err_status (0x60[20]). elastic_buf_full se čte z registru rx_status6 (0x98).		elastic_buf_over_flow by měla být 0. Hodnota elastic_buf_full by se měla rovnat 1 odpovídající každému jízdnímu pruhu.

Transportní vrstva přijímače (TL)
Pro kontrolu integrity dat datového toku datového toku přes přijímač (RX) JESD204C Intel FPGA IP a transportní vrstvu je ADC nakonfigurován na ramp/PRBS testovací vzor. ADC je také nastaven na provoz se stejnou konfigurací, jaká je nastavena v JESD204C Intel FPGA IP. ramp/PRBS checker v FPGA tkanině kontroluje ramp/PRBS integrita dat po dobu jedné minuty. RX JESD204C Intel FPGA IP registr rx_err je nepřetržitě dotazován na nulovou hodnotu po dobu jedné minuty.
Obrázek níže ukazuje nastavení koncepčního testu pro kontrolu integrity dat.

Obrázek 3. Kontrola integrity dat pomocí Ramp/PRBS15 Kontrola

Tabulka 3. Testovací případy transportní vrstvy

Testovací případ	Objektivní	Popis	Kritéria absolvování
1 TL	Zkontrolujte mapování transportní vrstvy datového kanálu pomocí ramp zkušební vzor.	Data_mode je nastaven na Ramp_mode. Prostřednictvím registrů se čtou následující signály: crc_err se čte ze stavu rx_err_status (0x60[14]).  jrx_patchk_data_error se čte z registru tst_err0.	crc_err by měl být nízký. jrx_patchk_data_error by měla být nízká.
2 TL	Zkontrolujte mapování transportní vrstvy datového kanálu pomocí testovacího vzoru PRBS15.	Data_mode je nastaven na prbs_mode. Z registrů se čtou následující hodnoty: crc_err se čte ze stavu rx_err_status (0x60[14]). jrx_patchk_data_error se čte z registru tst_err0.	crc_err by měl být nízký. jrx_patchk_data_error by měla být nízká.

JESD204C Konfigurace Intel FPGA IP a ADC
Parametry JESD204C Intel FPGA IP (L, M a F) v této hardwarové pokladně jsou nativně podporovány zařízením AD9081. Přenosová rychlost transceiveru, sampling clock a další parametry JESD204C vyhovují provozním podmínkám AD908D1.
Testování hardwaru implementuje JESD204C Intel FPGA IP s následující konfigurací parametrů.

Globální nastavení pro všechny konfigurace:

• E = 1
• CF = 0
• CS = 0
• Podtřída = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA Management Clock (MHz) = 100

Výsledky testu
Následující tabulka obsahuje možné výsledky a jejich definici.

Tabulka 4. Definice výsledků

Výsledek	Definice
PŘIHRÁVKA	Bylo pozorováno, že testované zařízení (DUT) vykazuje vyhovující chování.
PASS s komentáři	Bylo pozorováno, že DUT vykazuje konformní chování. Je však zahrnuto další vysvětlení situace (napřample: z důvodu časového omezení byla provedena pouze část testování).

Výsledek	Definice
SELHAT	Bylo pozorováno, že DUT vykazuje nekonformní chování.
Varování	Bylo pozorováno, že DUT vykazuje chování, které se nedoporučuje.
Viz komentáře	Z pozorování nebylo možné určit platné vyhovění nebo nevyhovění. Součástí je doplňující vysvětlení situace.

Následující tabulka ukazuje výsledky pro testovací případy SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 a TL.2 s příslušnými hodnotami L, M, F, datové rychlosti, sampling clock, link clock a SYSREF frekvence.

Tabulka 5. Výsledek pro testovací případy SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 a TL.2

Žádný.	L	M	F	S	HD	E	N	NP	ADC Sampling hodiny (MHz)	Hodiny zařízení FPGA (MHz)	FPGA Frame Clock (MHz)	FPGA Link Clock (MHz)	Rychlost pruhu (Gbps)	Výsledek
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Přihrávka

Komentáře k výsledku testu
V každém testovacím případě RX JESD204C Intel FPGA IP úspěšně nastaví zarovnání synchronizačních hlaviček, rozšířené zarovnání více bloků a až do fáze uživatelských dat.
Žádný problém s integritou dat nepozoroval Ramp a PRBS checker pro konfigurace JESD pokrývající všechny fyzické dráhy, také není pozorována žádná kontrola cyklické redundance (CRC) a chyba parity příkazu.
Během určitých cyklů napájení se může u konfigurace parametrů objevit chyba vyrovnání jízdního pruhu. Abyste se vyhnuli této chybě, měly by být hodnoty offsetu LEMC naprogramovány nebo to můžete automatizovat pomocí postupu kalibrace. Další informace o zákonných hodnotách offsetu LEMC naleznete v části Mechanismus ladění RBD v uživatelské příručce F-tile JESD204C IP.

Související informace
Mechanismus ladění RBD

Shrnutí
Tato zpráva ukazuje ověření JESD204C Intel FPGA IP a PHY elektrického rozhraní se zařízením AD9081/9082 (R2 Silicon) až do 24.75 Gbps pro ADC. Kompletní konfigurace a nastavení hardwaru poskytují důvěru v interoperabilitu a výkon těchto dvou zařízení.

Historie revizí dokumentu pro AN 927: JESD204C Intel FPGA IP a ADI AD9081 MxFE* Zpráva o interoperabilitě ADC pro zařízení Intel Agilex F-Tile

Verze dokumentu	Změny
2022.04.25	Počáteční vydání.

AN 876: JESD204C Intel® FPGA IP a ADI AD9081 MxFE* Zpráva o interoperabilitě ADC pro zařízení Intel® Agilex® F-Tile

Dokumenty / zdroje

Intel JESD204C Zpráva o interoperabilitě Intel FPGA IP a ADI AD9081 MxFE ADC [pdfUživatelská příručka JESD204C Zpráva o interoperabilitě Intel FPGA IP a ADI AD9081 MxFE ADC, Zpráva o interoperabilitě JESD204C, Intel FPGA IP a ADI AD9081 MxFE ADC

Reference

• Uživatelská příručka