Relatório de interoperabilidade JESD204C Intel FPGA IP e ADI AD9081 MxFE ADC

Informações do produto

O produto referido no manual do usuário é o JESD204C Intel FPGA IP. É um componente de hardware usado em conjunto com a placa de demonstração Intel Agilex I-Series F-Tile e o EVM ADI AD9081-FMCA-EBZ. O IP é instanciado no modo Duplex, mas apenas o caminho do receptor é utilizado. Ele gera um clock de link de 375 MHz e um clock de quadro de 375 MHz. A configuração de hardware para o teste de interoperabilidade ADC é mostrada na Figura 1. O IP requer que SYSREF seja fornecido pelo gerador de relógio que fornece o relógio do dispositivo IP JESD204C Intel FPGA.

Instruções de uso do produto

Configuração de hardware
Para configurar o hardware para usar o IP FPGA Intel JESD204C, siga estas etapas:

1. Conecte o EVM ADI AD9081-FMCA-EBZ ao conector FMC+ da placa de demonstração Intel Agilex I-Series F-Tile.
2. Certifique-se de que o sinal SYSREF seja fornecido pelo gerador de relógio que fornece o relógio do dispositivo IP JESD204C Intel FPGA.

Descrição do sistema
O diagrama de nível de sistema mostra como diferentes módulos são conectados neste projeto. Inclui a placa de demonstração Intel Agilex-I F-tile, dispositivo Intel Agilex F-tile, RTL de nível superior, sistema de designer de plataforma, gerador de padrões, verificador de padrões, núcleo IP duplex F-Tile JESD204C e vários relógios e interfaces.

Metodologia de Interoperabilidade
Camada de enlace de dados do receptor
Esta área de teste abrange os casos de teste para alinhamento de cabeçalho de sincronização (SHA) e alinhamento multibloco estendido (EMBA). O JESD204C Intel FPGA IP lê registros da camada de enlace de dados durante o teste e os grava no log files e os verifica para passar critérios por meio de scripts TCL.

JESD204C Intel® FPGA IP e ADI AD9081 MxFE* ADC Relatório de interoperabilidade para dispositivos Intel® Agilex™ F-tile

O JESD204C Intel® FPGA IP é uma propriedade intelectual (IP) de interface serial ponto a ponto de alta velocidade.
O IP FPGA Intel JESD204C foi testado em hardware com vários dispositivos conversores analógico-digitais (ADC) compatíveis com JESD204C selecionados.
Este relatório destaca a interoperabilidade do JESD204C Intel FPGA IP com o módulo de avaliação (EVM) AD9081 Mixed Signal Front End (MxFE*) da Analog Devices Inc. As seções a seguir descrevem a metodologia de verificação de hardware e os resultados dos testes.

Informações relacionadas
Guia do usuário F-tile JESD204C Intel FPGA IP

Requisitos de hardware e software
O teste de interoperabilidade requer as seguintes ferramentas de hardware e software: Hardware

• Placa de demonstração Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) com adaptador de alimentação de 12V
• Dispositivos analógicos (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Placa de avaliação Skywork Si5345-D (Si5345-D-EVB)
• SMA macho para SMP macho
• Cabo SMP macho para SMP

Programas

• Software Intel Quartus® Prime Pro Edition versão 21.4
• AD9081_API versão 1.1.0 ou mais recente (aplicativo Linux, necessário para configuração do AD9081 EVM)

Informações relacionadas

• Guia do usuário de desenvolvimento de sistema AD9081/AD9082
• Guia do usuário da placa de avaliação Skyworks Si5345-D

Configuração de hardware
O JESD204C Intel FPGA IP é instanciado no modo Duplex, mas apenas o caminho do receptor é usado. Para FCLK_MULP =1, WIDTH_MULP = 8, S = 1, o núcleo PLL gera um link clock de 375 MHz e um frame clock de 375 MHz.
Uma placa de demonstração Intel Agilex I-Series F-Tile é usada com o EVM ADI AD9081-FMCA-EBZ conectado ao conector FMC+ da placa de desenvolvimento. A configuração de hardware para o teste de interoperabilidade ADC é mostrada na figura de configuração de hardware.- • O EVM AD9081-FMCA-EBZ obtém energia da placa de demonstração Intel Agilex I-Series F-Tile através do conector FMC+.

• O transceptor F-tile e os relógios de referência PLL de núcleo IP JESD204C Intel FPGA são fornecidos pela Si5345-D-EVB por meio de cabo SMA para SMP. Defina MUX_DIP_SW0 como alto na placa de demonstração Agilex-I F-Tile para garantir que o U22 esteja usando CLKIN1 que está conectado ao cabo SMP.
• O Si5345-D-EVB fornece um relógio de referência para o gerador de relógio programável HMC7044 presente no AD9081 EVM através de cabo SMP para SMP.
• O relógio de gerenciamento para o núcleo IP JESD204C Intel FPGA é fornecido pelo gerador de relógio programável Si5332 da Silicon Labs presente na placa de demonstração Intel Agilex I-Series F-tile.
• O gerador de relógio programável HMC7044 fornece o relógio de referência do dispositivo AD9081. O loop de bloqueio de fase (PLL) presente no dispositivo AD9081 gera os ADCs desejadosamprelógio de referência do relógio de referência do dispositivo.
• Para a Subclasse 1, o gerador de clock HMC7044 gera o sinal SYSREF para o dispositivo AD9081 e para o IP JESD204C Intel FPGA através do conector FMC+.

Nãote: A Intel recomenda que o SYSREF seja fornecido pelo gerador de relógio que fornece o relógio do dispositivo IP JESD204C Intel FPGA.

Descrição do sistema

O diagrama de nível de sistema a seguir mostra como os diferentes módulos são conectados neste projeto.

Figura 2. Diagrama do sistema

Notas:

1. M é o número de conversores.
2. S é o número de s transmitidosamparquivos por conversor por quadro.
3. WIDTH_MULP é o multiplicador de largura de dados entre a camada de aplicação e a camada de transporte.
4. N é o número de bits de conversão por conversor.
5. CS é o número de bits de controle por conversão samples.

Nesta configuração, por exemploample L = 8, M = 4 e F = 1, a taxa de dados das faixas do transceptor é de 24.75 Gbps.
O Si5332 OUT1 gera clock de 100 MHz para mgmt_clk. Si5345-D-EVB gera duas frequências de clock, 375 MHz e 100 MHz. Os 375 MHz são fornecidos ao multiplexador incorporado na placa de demonstração Intel Agilex I-Series F-tile por meio da porta J19 SMA. O relógio de saída do multiplexador incorporado aciona o relógio de referência do transceptor F-tile (refclk_xcvr) e o relógio de referência PLL do núcleo IP JESD204C Intel FPGA (refclk_core). 100 MHz do Si5345-D-EVB está conectado ao gerador de clock programável HMC7044 presente no AD9081 EVM como entrada de clock
(EXT_HMCREF).

O HCM7044 gera um sinal SYSREF periódico de 11.71875 MHz por meio do conector FMC.
O JESD204C Intel FPGA IP é instanciado no modo Duplex, mas apenas o caminho do receptor é usado.

Metodologia de Interoperabilidade
A seção a seguir descreve os objetivos do teste, o procedimento e os critérios de aprovação. O teste cobre as seguintes áreas:

• Camada de enlace de dados do receptor
• Camada de transporte do receptor

Camada de enlace de dados do receptor
Esta área de teste abrange os casos de teste para alinhamento de cabeçalho de sincronização (SHA) e alinhamento multibloco estendido (EMBA).
Na inicialização do link, após a reinicialização do receptor, o JESD204C Intel FPGA IP começa a procurar o fluxo de cabeçalho de sincronização que é transmitido pelo dispositivo. Os seguintes registradores da camada de enlace de dados são lidos durante o teste, gravados no log files e verificados para passar critérios por meio de scripts TCL.

Informações relacionadas
Guia do usuário F-tile JESD204C Intel FPGA IP

Alinhamento de cabeçalho de sincronização (SHA)
Tabela 1. Casos de teste de alinhamento de cabeçalho de sincronização

Caso de teste	Objetivo	Descrição	Critérios de aprovação
SHA.1	Verifique se o bloqueio do cabeçalho de sincronização foi ativado após a conclusão da sequência de redefinição.	Os seguintes sinais são lidos dos registradores: CDR_Lock é lido do registro rx_status3 (0x8C). SH_Locked é lido do registro rx_status4 (0x90). jrx_sh_err_status é lido do registro rx_err_status (0x60).	CDR_Lock e SH_LOCK devem ser declarados como altos, correspondendo ao número de pistas. jrx_sh_err_status deve ser  Os campos de bits em jrx_sh_err_status verificam sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err e cdr_locked_err.
SHA.2	Verifique o status do Bloqueio da Plataforma de Sincronização após o bloqueio da plataforma de sincronização ser alcançado (ou durante a fase de Alinhamento Multibloco Estendido) e estável.	invalid_sync_header é lido para o status de bloqueio do cabeçalho de sincronização do registro (0x60[8]).	status invalid_sync_header deve ser 0.

Alinhamento Multibloco Estendido (EMBA)

Tabela 2. Casos de teste de alinhamento multibloco estendido

Caso de teste		Objetivo		Descrição		Critérios de aprovação
EMBA.1		Verifique se o Bloqueio Multibloco Estendido é ativado somente após a ativação do Bloqueio de Cabeçalho de Sincronização.		Os seguintes sinais são lidos através dos registradores:		O valor EMB_Locked_1 deverá ser igual a 1 correspondente a cada pista. EMB_Lock_err deve ser 0.
	Caso de teste		Objetivo		Descrição		Critérios de aprovação
					EMB_Locked_1 é lido do registro rx_status5 (0x94). EMB_Lock_err é lido do registro rx_err_status (0x60[19]).
	EMBA.2		Verifique se o status do bloqueio multibloco estendido é estável (após o bloqueio multibloco estendido ou até que o buffer elástico seja liberado) junto com nenhum multibloco inválido.		invalid_eomb_eoemb é lido do registro rx_err_status (0x60[10:9]).		invalid_eomb_eoemb deve ser “00”.
	EMBA.3		Verifique o alinhamento da pista.		Os seguintes valores são lidos dos registradores: elastic_buf_over_flow é lido do registro rx_err_status (0x60[20]). elastic_buf_full é lido do registro rx_status6 (0x98).		elastic_buf_over_flow deve ser 0. O valor elastic_buf_full deve ser igual a 1 correspondente a cada pista.

Camada de Transporte do Receptor (TL)
Para verificar a integridade dos dados do fluxo de dados de carga útil por meio do receptor (RX) JESD204C Intel FPGA IP e camada de transporte, o ADC é configurado para ramppadrão de teste /PRBS. O ADC também está configurado para operar com a mesma configuração definida no JESD204C Intel FPGA IP. o rampO verificador /PRBS na malha FPGA verifica o ramp/PRBS integridade de dados por um minuto. O registro IP RX JESD204C Intel FPGA rx_err é pesquisado continuamente para valor zero por um minuto.
A figura abaixo mostra a configuração de teste conceitual para verificação de integridade de dados.

Figura 3. Verificação de integridade de dados usando Ramp/PRBS15 Verificador

Tabela 3. Casos de teste da camada de transporte

Caso de teste	Objetivo	Descrição	Critérios de aprovação
TL.1	Verifique o mapeamento da camada de transporte do canal de dados usando ramp Padrão de teste.	Data_mode está definido como Ramp_modo. Os seguintes sinais são lidos através dos registradores: crc_err é lido do rx_err_status (0x60[14]).  jrx_patchk_data_error é lido do registro tst_err0.	crc_err deve ser baixo para passar. jrx_patchk_data_error deve ser baixo.
TL.2	Verifique o mapeamento da camada de transporte do canal de dados usando o padrão de teste PRBS15.	Data_mode é definido como prbs_mode. Os seguintes valores são lidos dos registradores: crc_err é lido do rx_err_status (0x60[14]). jrx_patchk_data_error é lido do registro tst_err0.	crc_err deve ser baixo para passar. jrx_patchk_data_error deve ser baixo.

Configurações JESD204C Intel FPGA IP e ADC
Os parâmetros JESD204C Intel FPGA IP (L, M e F) nesta verificação de hardware são suportados nativamente pelo dispositivo AD9081. A taxa de dados do transceptor, sampling clock e outros parâmetros JESD204C estão em conformidade com as condições de operação AD908D1.
O teste de verificação de hardware implementa o JESD204C Intel FPGA IP com a seguinte configuração de parâmetro.

Configuração global para todas as configurações:

• E = 1
• FC = 0
• CS = 0
• Subclasse = 1
• FCLK_MULP = 1
• LARGURA_MULP = 8
• SH_CONFIG=CRC-12
• Relógio de gerenciamento FPGA (MHz) = 100

Resultados dos testes
A tabela a seguir contém os resultados possíveis e sua definição.

Tabela 4. Definição de Resultados

Resultado	Definição
PASSAR	Observou-se que o dispositivo sob teste (DUT) exibia um comportamento conforme.
PASSE com comentários	Observou-se que o DUT exibia um comportamento conforme. No entanto, uma explicação adicional da situação é incluída (ex.ample: devido a limitações de tempo, apenas uma parte do teste foi realizada).

Resultado	Definição
FALHAR	Observou-se que o DUT exibia um comportamento não conforme.
Aviso	Observou-se que o DUT exibia um comportamento não recomendado.
Consulte os comentários	A partir das observações, uma aprovação ou reprovação válida não pôde ser determinada. Uma explicação adicional da situação está incluída.

A tabela a seguir mostra os resultados dos casos de teste SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 e TL.2 com os respectivos valores de L, M, F, taxa de dados, sampling clock, link clock e frequências SYSREF.

Tabela 5. Resultado para Casos de Teste SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 e TL.2

Não.	L	M	F	S	HD	E	N	NP	ADC Samprelógio lento (MHz)	Relógio do dispositivo FPGA (MHz)	FPGA Relógio de quadro (MHz)	FPGA Relógio de link (MHz)	Taxa de faixa (Gbps)	Resultado
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Passar

Comentários sobre os resultados do teste
Em cada caso de teste, o RX JESD204C Intel FPGA IP estabelece com êxito o alinhamento do cabeçalho de sincronização, o alinhamento multibloco estendido e até a fase de dados do usuário.
Nenhum problema de integridade de dados é observado pelo Ramp e verificador PRBS para configurações JESD cobrindo todas as vias físicas, também nenhuma verificação de redundância cíclica (CRC) e erro de paridade de comando são observados.
Durante certos ciclos de energia, o erro de alinhamento da faixa pode aparecer com as configurações de parâmetro. Para evitar esse erro, os valores de compensação LEMC devem ser programados ou você pode automatizar isso com o procedimento de varredura de calibração. Para obter mais informações sobre os valores legais do deslocamento LEMC, consulte o Mecanismo de ajuste RBD no Guia do usuário F-tile JESD204C IP.

Informações relacionadas
Mecanismo de Ajuste RBD

Resumo
Este relatório mostra a validação da interface elétrica JESD204C Intel FPGA IP e PHY com o dispositivo AD9081/9082 (R2 Silicon) até 24.75 Gbps para ADC. A configuração completa e a configuração do hardware são mostradas para fornecer confiança na interoperabilidade e no desempenho dos dois dispositivos.

Histórico de revisão de documentos para AN 927: JESD204C Intel FPGA IP e ADI AD9081 MxFE* ADC Relatório de interoperabilidade para dispositivos Intel Agilex F-Tile

Versão do documento	Mudanças
2022.04.25	Lançamento inicial.

AN 876: JESD204C Intel® FPGA IP e ADI AD9081 MxFE* ADC Relatório de interoperabilidade para dispositivos Intel® Agilex® F-Tile

Documentos / Recursos

Relatório de interoperabilidade Intel JESD204C Intel FPGA IP e ADI AD9081 MxFE ADC [pdf] Guia do Usuário Relatório de interoperabilidade JESD204C Intel FPGA IP e ADI AD9081 MxFE ADC, JESD204C, relatório de interoperabilidade Intel FPGA IP e ADI AD9081 MxFE ADC

Referências

• Manual do usuário