אינהאַלט באַהאַלטן
1 JESD204C Intel FPGA IP און ADI AD9081 MxFE ADC ינטעראָפּעראַביליטי באריכט
2 פּראָדוקט אינפֿאָרמאַציע
3 פּראָדוקט באַניץ אינסטרוקציעס
4 JESD204C Intel® FPGA IP און ADI AD9081 MxFE* ADC ינטעראָפּעראַביליטי באריכט פֿאַר Intel® Agilex ™ F-טייל דעוויסעס
4.1 סיסטעם באַשרייַבונג
5 דאָקומענטן / רעסאָורסעס
5.1 רעפערענצן

INTEL-LOGO

JESD204C Intel FPGA IP און ADI AD9081 MxFE ADC ינטעראָפּעראַביליטי באריכט

JESD204C-Intel-FPGA-IP-and-ADI-AD9081-MxF-ADC-Interoperability-Report-PRODUCT-IMAGE

פּראָדוקט אינפֿאָרמאַציע

דער פּראָדוקט ריפערד צו אין די באַניצער מאַנואַל איז די JESD204C Intel FPGA IP. עס איז אַ ייַזנוואַרג קאָמפּאָנענט וואָס איז געניצט אין קאַנדזשאַנגקשאַן מיט די Intel Agilex I-Series F-Tile Demo Board און די ADI AD9081-FMCA-EBZ EVM. די IP איז ינסטאַנטיאַטעד אין דופּלעקס מאָדע אָבער בלויז די ופנעמער דרך איז יוטאַלייזד. עס דזשענערייץ אַ 375 מהז לינק זייגער און אַ 375 מהז ראַם זייגער. די ייַזנוואַרג סעטאַפּ פֿאַר די ADC ינטעראָפּעראַביליטי פּרובירן איז געוויזן אין פיגורע 1. די IP ריקווייערז SYSREF צו זיין צוגעשטעלט דורך די זייגער גענעראַטאָר וואָס מקור די JESD204C Intel FPGA IP מיטל זייגער.

פּראָדוקט באַניץ אינסטרוקציעס

ייַזנוואַרג סעטאַפּ
צו שטעלן די ייַזנוואַרג פֿאַר ניצן די JESD204C Intel FPGA IP, נאָכגיין די סטעפּס:

  1. פאַרבינדן די ADI AD9081-FMCA-EBZ EVM צו די FMC+ קאַנעקטער פון די Intel Agilex I-Series F-Tile Demo Board.
  2. פאַרזיכערן אַז די SYSREF סיגנאַל איז צוגעשטעלט דורך די זייגער גענעראַטאָר וואָס מקור די JESD204C Intel FPGA IP מיטל זייגער.

סיסטעם באַשרייַבונג
די סיסטעם-מדרגה דיאַגראַמע ווייזט ווי פאַרשידענע מאַדזשולז זענען פארבונדן אין דעם פּלאַן. עס ינקלודז די Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, און פאַרשידן קלאַקס און ינטערפייסיז.

ינטעראָפּעראַביליטי מעטאַדאַלאַדזשי
ופנעמער דאַטאַ לינק שיכטע
דער פּראָבע געגנט קאָווערס די פּראָבע קאַסעס פֿאַר סינק כעדער אַליינמאַנט (SHA) און עקסטענדעד מולטיבלאָקק אַליינמאַנט (EMBA). די JESD204C Intel FPGA IP לייענט רעדזשיסטערז פון די דאַטן לינק שיכטע בעשאַס די פּראָבע, שרייבט זיי אין קלאָץ files, און וועראַפייז זיי פֿאַר גייט פארביי קרייטיריאַ דורך TCL סקריפּס.

JESD204C Intel® FPGA IP און ADI AD9081 MxFE* ADC ינטעראָפּעראַביליטי באריכט פֿאַר Intel® Agilex ™ F-טייל דעוויסעס

די JESD204C Intel® FPGA IP איז אַ הויך-גיכקייַט פונט-צו-פונט סיריאַל צובינד אינטעלעקטואַל פאַרמאָג (IP).
די JESD204C Intel FPGA IP איז ייַזנוואַרג טעסטעד מיט עטלעכע אויסגעקליבן JESD204C געהאָרכיק אַנאַלאָג-צו-דיגיטאַל קאַנווערטער (ADC) דעוויסעס.
דער באַריכט כיילייץ די ינטעראָפּעראַביליטי פון די JESD204C Intel FPGA IP מיט די AD9081 געמישט סיגנאַל פראָנט סוף (MxFE*) אפשאצונג מאָדולע (EVM) פֿון Analog Devices Inc. (ADI). די פאלגענדע סעקשאַנז באַשרייַבן די ייַזנוואַרג ויסשרייַבן מעטאַדאַלאַדזשי און פּרובירן רעזולטאַטן.

פֿאַרבונדענע אינפֿאָרמאַציע
F-טייל JESD204C Intel FPGA IP באַניצער גייד

האַרדוואַרע און ווייכווארג רעקווירעמענץ
די ינטעראָפּעראַביליטי פּרובירן ריקווייערז די פאלגענדע ייַזנוואַרג און ווייכווארג מכשירים: ייַזנוואַרג

  • Intel Agilex ™ I-Series F-tile דעמאָ באָרד (AGIB027R29A1E2VR0) מיט 12 וו מאַכט אַדאַפּטער
  • אַנאַלאָג דעוויסעס (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
  • Skywork Si5345-D עוואַלואַטיאָן באָרד (Si5345-D-EVB)
  • SMA זכר צו SMP זכר
  • סמפּ זכר צו סמפּ קאַבלע

ווייכווארג

  • Intel Quartus® Prime Pro Edition ווייכווארג ווערסיע 21.4
  • AD9081_API ווערסיע 1.1.0 אָדער נייַער (לינוקס אַפּלאַקיישאַן, פארלאנגט פֿאַר AD9081 EVM קאַנפיגיעריישאַן)

פֿאַרבונדענע אינפֿאָרמאַציע

  • AD9081/AD9082 סיסטעם אַנטוויקלונג באַניצער גייד
  • Skyworks Si5345-D עוואַלואַטיאָן באָרד באַניצער גייד

ייַזנוואַרג סעטאַפּ
די JESD204C Intel FPGA IP איז ינסטאַנטיאַטעד אין דופּלעקס מאָדע אָבער בלויז די ופנעמער דרך איז געניצט. פֿאַר FCLK_MULP = 1, WIDTH_MULP = 8, S = 1, די האַרץ PLL דזשענערייץ אַ 375 מהז לינק זייגער און אַ 375 מהז ראַם זייגער.
אַן Intel Agilex I-Series F-Tile דעמאָ באָרד איז געניצט מיט די ADI AD9081-FMCA-EBZ EVM פארבונדן צו די FMC + קאַנעקטער פון די אַנטוויקלונג ברעט. די ייַזנוואַרג סעטאַפּ פֿאַר די ADC ינטעראָפּעראַביליטי פּרובירן איז געוויזן אין די האַרדוואַרע סעטאַפּ פיגור.- • די AD9081-FMCA-EBZ EVM דערייווז מאַכט פון Intel Agilex I-Series F-Tile Demo Board דורך FMC+ קאַנעקטער.

  • די F-טייל טראַנססעיווער און JESD204C Intel FPGA IP האַרץ PLL רעפֿערענץ קלאַקס זענען סאַפּלייד דורך Si5345-D-EVB דורך SMA צו SMP קאַבלע. שטעלן MUX_DIP_SW0 צו הויך אויף Agilex-I F-Tile דעמאָ באָרד צו ענשור אַז U22 נעמט CLKIN1 וואָס איז קאָננעקטעד צו די SMP קאַבלע.
  • די Si5345-D-EVB גיט אַ רעפֿערענץ זייגער צו די HMC7044 פּראָוגראַמאַבאַל זייגער גענעראַטאָר פאָרשטעלן אין די AD9081 EVM דורך SMP צו SMP קאַבלע.
  • די פאַרוואַלטונג זייגער פֿאַר JESD204C Intel FPGA IP האַרץ איז סאַפּלייד דורך Silicon Labs Si5332 פּראָוגראַמאַבאַל זייגער גענעראַטאָר אין די Intel Agilex I-Series F-tile דעמאָ באָרד.
  • די HMC7044 פּראָוגראַמאַבאַל זייגער גענעראַטאָר גיט די AD9081 מיטל רעפֿערענץ זייגער. די פאַסע-לאַקט שלייף (PLL) פאָרשטעלן אין די AD9081 מיטל דזשענערייץ די געבעטן ADC sampלינג זייגער פון די מיטל רעפֿערענץ זייגער.
  • פֿאַר סובקלאַסס 1, די HMC7044 זייגער גענעראַטאָר דזשענערייץ די SYSREF סיגנאַל פֿאַר די AD9081 מיטל און פֿאַר די JESD204C Intel FPGA IP דורך די FMC + קאַנעקטער.

נייןtE: Intel רעקאַמענדז די SYSREF צו זיין צוגעשטעלט דורך די זייגער גענעראַטאָר וואָס מקור די JESD204C Intel FPGA IP מיטל זייגער.

JESD204C-Intel-FPGA-IP-and-ADI-AD9081-MxF-ADC-Interoperability-Report-01

סיסטעם באַשרייַבונג

די פאלגענדע סיסטעם-מדרגה דיאַגראַמע ווייזט ווי די פאַרשידענע מאַדזשולז זענען קאָננעקטעד אין דעם פּלאַן.

פיגורע 2. סיסטעם דיאַגראַמע JESD204C-Intel-FPGA-IP-and-ADI-AD9081-MxF-ADC-Interoperability-Report-02

הערות:

  1. M איז די נומער פון קאַנווערטערז.
  2. S איז די נומער פון טראַנסמיטטעד sampליי פּער קאַנווערטער פּער ראַם.
  3. WIDTH_MULP איז די דאַטן ברייט מאַלטאַפּלייער צווישן די אַפּלאַקיישאַן שיכטע און די אַריבערפירן שיכטע.
  4. N איז די נומער פון קאַנווערזשאַן ביטן פּער קאַנווערטער.
  5. CS איז די נומער פון קאָנטראָל ביטן פּער קאַנווערזשאַן סamples.

אין דעם סעטאַפּ, למשלampל = 8, ב = 4, און F = 1, די דאַטן קורס פון טראַנססעיווער ליינז איז 24.75 גבפּס.
די Si5332 OUT1 דזשענערייץ 100 מהז זייגער צו mgmt_clk. Si5345-D-EVB דזשענערייץ צוויי זייגער פריקוואַנסיז, 375 מהז און 100 מהז. די 375 MHz איז סאַפּלייד צו די עמבעדיד מולטיפּלעקסער אין די Intel Agilex I-Series F-tile דעמאָ באָרד דורך די J19 SMA פּאָרט. דער רעזולטאַט זייגער פון די עמבעדיד מולטיפּלעקסער דרייווז די F-טייל טראַנססעיווער רעפֿערענץ זייגער (refclk_xcvr) און JESD204C Intel FPGA IP core PLL רעפֿערענץ זייגער (refclk_core). 100 MHz פֿון Si5345-D-EVB איז קאָננעקטעד צו די HMC7044 פּראָוגראַמאַבאַל זייגער גענעראַטאָר אין AD9081 EVM ווי די זייגער אַרייַנשרייַב.
(EXT_HMCREF).

די HCM7044 דזשענערייץ אַ פּעריאָדיש SYSREF סיגנאַל פון 11.71875 MHz דורך די FMC קאַנעקטער.
די JESD204C Intel FPGA IP איז ינסטאַנטיאַטעד אין דופּלעקס מאָדע אָבער בלויז די ופנעמער דרך איז געניצט.

ינטעראָפּעראַביליטי מעטאַדאַלאַדזשי
די פאלגענדע אָפּטיילונג באשרייבט די פּראָבע אַבדזשעקטיווז, פּראָצעדור און די דורכפאָר קרייטיריאַ. דער פּראָבע קאָווערס די פאלגענדע געביטן:

  • ופנעמער דאַטן לינק שיכטע
  • ופנעמער אַריבערפירן שיכטע

ופנעמער דאַטאַ לינק שיכטע
דער פּראָבע געגנט קאָווערס די פּראָבע קאַסעס פֿאַר סינק כעדער אַליינמאַנט (SHA) און עקסטענדעד מולטיבלאָקק אַליינמאַנט (EMBA).
אויף די אָנהייב פון די לינק, נאָך די ופנעמער באַשטעטיק, די JESD204C Intel FPGA IP סטאַרץ צו קוקן פֿאַר די סינק כעדער טייַך וואָס איז טראַנסמיטטעד דורך די מיטל. די פאלגענדע רעדזשיסטערז פֿון די דאַטן לינק שיכטע זענען לייענען בעשאַס די פּראָבע, געשריבן אין קלאָץ files, און וועראַפייד פֿאַר גייט פארביי קרייטיריאַ דורך TCL סקריפּס.

פֿאַרבונדענע אינפֿאָרמאַציע
F-טייל JESD204C Intel FPGA IP באַניצער גייד

סינק כעדער אַליינמאַנט (SHA)
טיש 1. סינק כעדער אַליינמאַנט טעסט קאַסעס

טעסט קאַסע אָביעקטיוו באַשרייַבונג פּאַסינג קריטעריאַ
SHA.1 קוק אויב די סינק כעדער לאַק איז באשטעטיקט נאָך די באַשטעטיק סיקוואַנס. די פאלגענדע סיגנאַלז זענען לייענען פון רעדזשיסטערז:
  • CDR_Lock איז לייענען פֿון די rx_status3 (0x8C) רעגיסטרירן.
  • SH_Locked איז לייענען פֿון rx_status4 (0x90) רעגיסטרירן.
  • jrx_sh_err_status איז לייענען פֿון די rx_err_status (0x60) רעגיסטרירן.
  • CDR_Lock און SH_LOCK זאָל זיין אַססיסטעד צו הויך קאָראַספּאַנדינג צו די נומער פון ליינז.
  • jrx_sh_err_status זאָל זיין
  •  די ביסל פעלדער אין jrx_sh_err_status טשעקס פֿאַר sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err און cdr_locked_err.
SHA.2 קוק די סינק כעדער לאַק סטאַטוס נאָך די סינק כעדער שלאָס איז אַטשיווד (אָדער בעשאַס די עקסטענדעד מולטי-בלאָק אַליינמאַנט פאַסע) און סטאַביל. invalid_sync_header איז לייענען פֿאַר סינק העאַדער שלאָס סטאַטוס פון רעגיסטרירן (0x60 [8]). invalid_sync_header סטאַטוס זאָל זיין 0.

עקסטענדעד מולטיבלאָקק אַליינמאַנט (EMBA)

טיש 2. עקסטענדעד מולטיבלאָקק אַליינמאַנט טעסט קאַסעס

טעסט קאַסע אָביעקטיוו באַשרייַבונג פּאַסינג קריטעריאַ  
EMBA.1 קוק אויב די עקסטענדעד מולטיבלאָקק לאַק איז באשטעטיקט בלויז נאָך די באַשטעטיקן פון סינק כעדער לאַק. די פאלגענדע סיגנאַלז זענען לייענען דורך רעדזשיסטערז:
  • די EMB_Locked_1 ווערט זאָל זיין גלייַך צו 1 קאָראַספּאַנדינג צו יעדער שטעג. EMB_Lock_err זאָל זיין 0.
  
 
  טעסט קאַסע אָביעקטיוו באַשרייַבונג פּאַסינג קריטעריאַ
     
  • EMB_Locked_1 איז לייענען פֿון די rx_status5 (0x94) רעגיסטרירן.
  • EMB_Lock_err איז לייענען פֿון די rx_err_status (0x60[19]) רעגיסטרירן.
  
  EMBA.2 קוק אויב די עקסטענדעד מולטיבלאָקק לאַק סטאַטוס איז סטאַביל (נאָך עקסטענדעד מולטיבלאָקק שלאָס אָדער ביז די גומע באַפער איז רעלעאַסעד) מיט קיין פאַרקריפּלט מולטיבלאָקק. invalid_eomb_eoemb איז לייענען פֿון די rx_err_status (0x60 [10:9]) רעגיסטרירן. invalid_eomb_eoemb זאָל זיין "00".
  EMBA.3 טשעק די ליין אַליינמאַנט. די פאלגענדע וואַלועס זענען לייענען פון רעדזשיסטערז:
  • elastic_buf_over_flow איז לייענען פֿון די rx_err_status (0x60[20]) רעגיסטרירן.
  • elastic_buf_full איז לייענען פֿון די rx_status6 (0x98) רעגיסטרירן.
  • elastic_buf_over_flow זאָל זיין 0.
  • די elastic_buf_full ווערט זאָל זיין גלייַך צו 1 קאָראַספּאַנדינג צו יעדער שטעג.

ופנעמער טראנספארט שיכטע (TL)
צו קאָנטראָלירן די דאַטן אָרנטלעכקייַט פון די פּיילאָוד דאַטן טייַך דורך די ופנעמער (RX) JESD204C Intel FPGA IP און אַריבערפירן שיכטע, די ADC איז קאַנפיגיערד צו ר.amp/PRBS פּרובירן מוסטער. די ADC איז אויך באַשטימט צו אַרבעטן מיט דער זעלביקער קאַנפיגיעריישאַן ווי אין די JESD204C Intel FPGA IP. דער רamp/PRBS טשעקער אין די FPGA שטאָף טשעקס די רamp/ PRBS דאַטן אָרנטלעכקייַט פֿאַר איין מינוט. די RX JESD204C Intel FPGA IP רעגיסטרירן rx_err איז פּאָולד קאַנטיניואַסלי פֿאַר נול ווערט פֿאַר איין מינוט.
די פיגור אונטן ווייזט די קאַנסעפּטשואַל פּרובירן סעטאַפּ פֿאַר דאַטן אָרנטלעכקייַט קאָנטראָלירונג.

פיגורע 3. דאַטאַ אָרנטלעכקייַט טשעק ניצן רamp/PRBS15 טשעקער

JESD204C-Intel-FPGA-IP-and-ADI-AD9081-MxF-ADC-Interoperability-Report-03

טיש 3. טראַנספּאָרט לייַער טעסט קאַסעס

טעסט קאַסע אָביעקטיוו באַשרייַבונג פּאַסינג קריטעריאַ
TL.1 קוק די אַריבערפירן שיכטע מאַפּינג פון די דאַטן קאַנאַל ניצן רamp פּרובירן מוסטער. דאַטאַ_מאָדע איז באַשטימט צו Ramp_מאָדע.

די פאלגענדע סיגנאַלז זענען לייענען דורך רעדזשיסטערז:

  • crc_err איז לייענען פֿון די rx_err_status (0x60 [14]).
  •  jrx_patchk_data_error איז לייענען פֿון די tst_err0 רעגיסטרירן.
  • crc_err זאָל זיין נידעריק צו פאָרן.
  • jrx_patchk_data_error זאָל זיין נידעריק.
TL.2 קאָנטראָלירן די אַריבערפירן שיכטע מאַפּינג פון די דאַטן קאַנאַל מיט די PRBS15 פּרובירן מוסטער. דאַטאַ_מאָדע איז באַשטימט צו prbs_mode.

די פאלגענדע וואַלועס זענען לייענען פון רעדזשיסטערז:

  • crc_err איז לייענען פֿון די rx_err_status (0x60 [14]).
  • jrx_patchk_data_error איז לייענען פֿון די tst_err0 רעגיסטרירן.
  • crc_err זאָל זיין נידעריק צו פאָרן.
  • jrx_patchk_data_error זאָל זיין נידעריק.

JESD204C Intel FPGA IP און ADC קאַנפיגיעריישאַנז
די JESD204C Intel FPGA IP פּאַראַמעטערס (L, M, און F) אין דעם ייַזנוואַרג ויסשרייַבן זענען געבוירן געשטיצט דורך די AD9081 מיטל. די טראַנססעיווער דאַטן קורס, סampלינג זייגער און אנדערע JESD204C פּאַראַמעטערס נאָכקומען מיט די AD908D1 אַפּערייטינג באדינגונגען.
די ייַזנוואַרג ויסשרייַבן טעסטינג ימפּלאַמאַנץ די JESD204C Intel FPGA IP מיט די פאלגענדע פּאַראַמעטער קאַנפיגיעריישאַן.

גלאבאלע באַשטעטיקן פֿאַר אַלע קאַנפיגיעריישאַנז:

  • E = 1
  • קף = 0
  • CS = 0
  • סובקלאַס = 1
  • FCLK_MULP = 1
  • WIDTH_MULP = 8
  • SH_CONFIG = CRC-12
  • פפּגאַ מאַנאַגעמענט זייגער (מהז) = 100

טעסט רעזולטאטן
די פאלגענדע טיש כּולל די מעגלעך רעזולטאַטן און זייער דעפֿיניציע.

טיש 4. רעזולטאַטן דעפֿיניציע

רעזולטאַט דעפֿיניציע
פאָרן די Device Under Test (DUT) איז באמערקט צו ויסשטעלונג קאַנפאָרמאַנט נאַטור.
פאָרן מיט באַמערקונגען די DUT איז באמערקט צו ויסשטעלונג קאַנפאָרמאַנט נאַטור. אָבער, אַן נאָך דערקלערונג פון די סיטואַציע איז אַרייַנגערעכנט (למשלample: רעכט צו צייט לימיטיישאַנז, בלויז אַ טייל פון די טעסטינג איז דורכגעקאָכט).
רעזולטאַט דעפֿיניציע
דורכפאַל די DUT איז באמערקט צו ווייַזן ניט-קאָנפאָרמאַנט נאַטור.
ווארענונג די DUT איז באמערקט צו ויסשטעלונג נאַטור וואָס איז נישט רעקאַמענדיד.
אָפּשיקן צו באַמערקונגען פון די אַבזערוויישאַנז, אַ גילטיק פאָרן אָדער דורכפאַל קען נישט זיין באשלאסן. אַן נאָך דערקלערונג פון די סיטואַציע איז אַרייַנגערעכנט.

די פאלגענדע טאַבלע ווייַזן די רעזולטאַטן פֿאַר טעסט קאַסעס SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 און TL.2 מיט ריספּעקטיוו וואַלועס פון L, M, F, דאַטן קורס, סampלינג זייגער, לינק זייגער און SYSREF פריקוואַנסיז.

טיש 5. רעזולטאַט פֿאַר טעסט קאַסעס SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, און TL.2

ניין. L M F S HD E N NP אַדק

Sampלינג זייגער (MHz)

 FPGA מיטל זייגער (MHz) FPGA

ראַם זייגער (MHz)

 FPGA

לינק זייגער (MHz)

 ליין קורס (Gbps) רעזולטאַט
1 8 4 1 1 0 1 16 16 3000.00 375.00 375.00 375.00 24.75 פאָרן

טעסט רעזולטאַט באַמערקונגען
אין יעדער פּראָבע פאַל, די RX JESD204C Intel FPGA IP הצלחה יסטאַבלישיז די סינק כעדער אַליינמאַנט, עקסטענדעד מולטיבלאָקק אַליינמאַנט און ביז באַניצער דאַטן פאַסע.
קיין דאַטן אָרנטלעכקייַט אַרויסגעבן איז באמערקט דורך די Ramp און PRBS טשעקער פֿאַר JESD קאַנפיגיעריישאַנז וואָס דעקן אַלע גשמיות ליינז, אויך קיין סייקליק יבעריקייַט טשעק (CRC) און באַפֿעל פּאַראַטי טעות איז באמערקט.
בעשאַס זיכער מאַכט סייקאַלז, שטעג דעסקיו טעות קען דערשייַנען מיט די פּאַראַמעטער קאַנפיגיעריישאַנז. צו ויסמיידן דעם טעות, די LEMC פאָטאָ וואַלועס זאָל זיין פּראָוגראַמד אָדער איר קענען אָטאַמייט דעם מיט די קאַלאַבריישאַן ויסקערן פּראָצעדור. פֿאַר מער אינפֿאָרמאַציע וועגן די לעגאַל וואַלועס פון LEMC פאָטאָ, אָפּשיקן צו RBD טונינג מעקאַניזאַם אין F-tile JESD204C IP User Guide.

פֿאַרבונדענע אינפֿאָרמאַציע
רבד טונינג מעקאַניזאַם

קיצער
דער באַריכט ווייזט וואַלאַדיישאַן פון די JESD204C Intel FPGA IP און PHY עלעקטריקאַל צובינד מיט די AD9081/9082 (R2 סיליציום) מיטל אַרויף צו 24.75 Gbps פֿאַר ADC. די גאַנץ קאַנפיגיעריישאַן און ייַזנוואַרג סעטאַפּ זענען געוויזן צו צושטעלן בטחון אין די ינטעראָפּעראַביליטי און פאָרשטעלונג פון די צוויי דעוויסעס.

דאָקומענט רעוויזיע געשיכטע פֿאַר אַן 927: JESD204C Intel FPGA IP און ADI AD9081 MxFE * ADC ינטעראָפּעראַביליטי באריכט פֿאַר Intel Agilex F-Tile דעוויסעס

דאָקומענט ווערסיע ענדערונגען
2022.04.25 ערשט מעלדונג.

AN 876: JESD204C Intel® FPGA IP און ADI AD9081 MxFE* ADC ינטעראָפּעראַביליטי באריכט פֿאַר Intel® Agilex® F-Tile דעוויסעס

דאָקומענטן / רעסאָורסעס

ינטעל JESD204C Intel FPGA IP און ADI AD9081 MxFE ADC ינטעראָפּעראַביליטי באריכט [pdfבאַניצער גייד
JESD204C Intel FPGA IP און ADI AD9081 MxFE ADC ינטעראָפּעראַביליטי באריכט, JESD204C, Intel FPGA IP און ADI AD9081 MxFE ADC ינטעראָפּעראַביליטי באריכט

רעפערענצן

לאָזן אַ באַמערקונג

דיין בליצפּאָסט אַדרעס וועט נישט זיין ארויס. פארלאנגט פעלדער זענען אנגעצייכנט *