JESD204C Intel FPGA IP dan ADI AD9081 MxFE ADC Interoperability Report

Maklumat Produk

Produk yang dirujuk dalam manual pengguna ialah JESD204C Intel FPGA IP. Ia adalah komponen perkakasan yang digunakan bersama dengan Papan Demo Intel Agilex I-Series F-Tile dan ADI AD9081-FMCA-EBZ EVM. IP diwujudkan dalam mod Dupleks tetapi hanya laluan penerima digunakan. Ia menjana jam pautan 375 MHz dan jam bingkai 375 MHz. Persediaan perkakasan untuk ujian kebolehoperasian ADC ditunjukkan dalam Rajah 1. IP memerlukan SYSREF disediakan oleh penjana jam yang memperolehi jam peranti JESD204C Intel FPGA IP.

Arahan Penggunaan Produk

Persediaan Perkakasan
Untuk menyediakan perkakasan untuk menggunakan JESD204C Intel FPGA IP, ikut langkah berikut:

1. Sambungkan ADI AD9081-FMCA-EBZ EVM kepada penyambung FMC+ Papan Demo Intel Agilex I-Series F-Tile.
2. Pastikan bahawa isyarat SYSREF disediakan oleh penjana jam yang menjana jam peranti JESD204C Intel FPGA IP.

Penerangan Sistem
Gambar rajah peringkat sistem menunjukkan cara modul berbeza disambungkan dalam reka bentuk ini. Ia termasuk Papan Demo F-jubin Intel Agilex-I, Peranti F-jubin Intel Agilex, RTL Peringkat Atas, Sistem Pereka Platform, Penjana Corak, Penyemak Corak, Teras IP Dupleks F-Tile JESD204C, dan pelbagai jam dan antara muka.

Metodologi Kebolehoperasian
Lapisan Pautan Data Penerima
Kawasan ujian ini meliputi kes ujian untuk penjajaran pengepala penyegerakan (SHA) dan penjajaran berbilang blok lanjutan (EMBA). IP FPGA Intel JESD204C membaca daftar dari lapisan pautan data semasa ujian, menulisnya ke dalam log files, dan mengesahkannya untuk lulus kriteria melalui skrip TCL.

JESD204C Intel® FPGA IP dan ADI AD9081 MxFE* Laporan Kebolehoperasian ADC untuk Peranti Intel® Agilex™ F-tile

IP FPGA Intel® JESD204C ialah harta intelek (IP) antara muka bersiri point-to-point berkelajuan tinggi.
IP FPGA Intel JESD204C telah diuji perkakasan dengan beberapa peranti penukar analog-ke-digital (ADC) yang mematuhi JESD204C terpilih.
Laporan ini menyerlahkan kebolehoperasian IP FPGA Intel JESD204C dengan modul penilaian (EVM) Ad9081 Mixed Signal Front End (MxFE*) daripada Analog Devices Inc. (ADI). Bahagian berikut menerangkan metodologi pembayaran perkakasan dan keputusan ujian.

Maklumat Berkaitan
F-tile JESD204C Intel FPGA IP Panduan Pengguna

Keperluan Perkakasan dan Perisian
Ujian saling kendali memerlukan perkakasan dan alatan perisian berikut: Perkakasan

• Papan Demo jubin F Intel Agilex™ I-Series (AGIB027R29A1E2VR0) dengan penyesuai kuasa 12V
• Peranti Analog (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Lembaga Penilaian Skywork Si5345-D (Si5345-D-EVB)
• SMA lelaki kepada SMP lelaki
• Kabel SMP lelaki ke SMP

Perisian

• Perisian Intel Quartus® Prime Pro Edition versi 21.4
• AD9081_API versi 1.1.0 atau lebih baru (aplikasi Linux, diperlukan untuk konfigurasi EVM AD9081)

Maklumat Berkaitan

• Panduan Pengguna Pembangunan Sistem AD9081/AD9082
• Panduan Pengguna Papan Penilaian Skyworks Si5345-D

Persediaan Perkakasan
IP FPGA Intel JESD204C digunakan dalam mod Dupleks tetapi hanya laluan penerima digunakan. Untuk FCLK_MULP =1, WIDTH_MULP = 8, S = 1, teras PLL menjana jam pautan 375 MHz dan jam bingkai 375 MHz.
Papan Demo Intel Agilex I-Series F-Tile digunakan dengan ADI AD9081-FMCA-EBZ EVM yang disambungkan kepada penyambung FMC+ papan pembangunan. Persediaan perkakasan untuk ujian saling kendali ADC ditunjukkan dalam angka Persediaan Perkakasan.- • EVM AD9081-FMCA-EBZ memperoleh kuasa daripada Papan Demo Intel Agilex I-Series F-Tile melalui penyambung FMC+.

• Jam rujukan F-tile transceiver dan JESD204C Intel FPGA IP teras PLL dibekalkan oleh Si5345-D-EVB melalui kabel SMA ke SMP. Tetapkan MUX_DIP_SW0 kepada tinggi pada Papan Demo F-Tile Agilex-I untuk memastikan U22 mengambil CLKIN1 yang disambungkan ke kabel SMP.
• Si5345-D-EVB menyediakan jam rujukan kepada penjana jam boleh atur cara HMC7044 yang terdapat dalam AD9081 EVM melalui kabel SMP ke SMP.
• Jam pengurusan untuk teras IP FPGA Intel JESD204C dibekalkan oleh penjana jam boleh atur cara Silicon Labs Si5332 yang terdapat dalam Papan Demo jubin F-jubin Intel Agilex I-Series.
• Penjana jam boleh atur cara HMC7044 menyediakan jam rujukan peranti AD9081. Gelung berkunci fasa (PLL) yang terdapat dalam peranti AD9081 menjana ADC yang dikehendakiampling jam daripada jam rujukan peranti.
• Untuk Subkelas 1, penjana jam HMC7044 menjana isyarat SYSREF untuk peranti AD9081 dan untuk IP FPGA Intel JESD204C melalui penyambung FMC+.

Tidakte: Intel mengesyorkan SYSREF untuk disediakan oleh penjana jam yang memperolehi jam peranti JESD204C Intel FPGA IP.

Penerangan Sistem

Gambar rajah peringkat sistem berikut menunjukkan cara modul berbeza disambungkan dalam reka bentuk ini.

Rajah 2. Rajah Sistem

Nota:

1. M ialah bilangan penukar.
2. S ialah bilangan s yang dihantaramples setiap penukar setiap bingkai.
3. WIDTH_MULP ialah pengganda lebar data antara lapisan aplikasi dan lapisan pengangkutan.
4. N ialah bilangan bit penukaran bagi setiap penukar.
5. CS ialah bilangan bit kawalan setiap penukaran samples.

Dalam persediaan ini, contohnyaample L = 8, M = 4, dan F = 1, kadar data lorong transceiver ialah 24.75 Gbps.
Si5332 OUT1 menjana jam 100 MHz kepada mgmt_clk. Si5345-D-EVB menjana dua frekuensi jam, 375 MHz dan 100 MHz. 375 MHz dibekalkan kepada pemultipleks terbenam dalam Papan Demo jubin F-jubin Intel Agilex I-Series melalui port SMA J19. Jam keluaran pemultipleks terbenam memacu jam rujukan transceiver jubin F (refclk_xcvr) dan jam rujukan PLL teras FPGA Intel JESD204C (refclk_core). 100 MHz dari Si5345-D-EVB disambungkan kepada penjana jam boleh atur cara HMC7044 yang terdapat dalam AD9081 EVM sebagai input jam
(EXT_HMCREF).

HCM7044 menjana isyarat SYSREF berkala sebanyak 11.71875 MHz melalui Penyambung FMC.
IP FPGA Intel JESD204C digunakan dalam mod Dupleks tetapi hanya laluan penerima digunakan.

Metodologi Kebolehoperasian
Bahagian berikut menerangkan objektif ujian, prosedur, dan kriteria lulus. Ujian merangkumi bidang berikut:

• Lapisan pautan data penerima
• Lapisan pengangkutan penerima

Lapisan Pautan Data Penerima
Kawasan ujian ini meliputi kes ujian untuk penjajaran pengepala penyegerakan (SHA) dan penjajaran berbilang blok lanjutan (EMBA).
Semasa pautan dimulakan, selepas penetapan semula penerima, JESD204C Intel FPGA IP mula mencari aliran pengepala penyegerakan yang dihantar oleh peranti. Daftar berikut dari lapisan pautan data dibaca semasa ujian, ditulis ke dalam log files, dan disahkan untuk lulus kriteria melalui skrip TCL.

Maklumat Berkaitan
F-tile JESD204C Intel FPGA IP Panduan Pengguna

Penjajaran Pengepala Segerak (SHA)
Jadual 1. Kes Ujian Penjajaran Pengepala Segerak

Kes Ujian	Objektif	Penerangan	Kriteria Lulus
SHA.1	Semak sama ada Kunci Pengepala Segerak ditegaskan selepas selesai urutan tetapan semula.	Isyarat berikut dibaca dari daftar: CDR_Lock dibaca daripada daftar rx_status3 (0x8C). SH_Locked dibaca daripada daftar rx_status4 (0x90). jrx_sh_err_status dibaca daripada daftar rx_err_status (0x60).	CDR_Lock dan SH_LOCK harus ditegaskan pada ketinggian yang sepadan dengan bilangan lorong. jrx_sh_err_status sepatutnya  Medan bit dalam jrx_sh_err_status menyemak sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err dan cdr_locked_err.
SHA.2	Semak status Kunci Pengepala Penyegerakan selepas kunci pengepala penyegerakan dicapai (atau semasa fasa Penjajaran Berbilang Blok Lanjutan) dan stabil.	invalid_sync_header dibaca untuk status kunci Pengepala Penyegerakan daripada daftar (0x60[8]).	status invalid_sync_header hendaklah 0.

Penjajaran Berbilang Blok Lanjutan (EMBA)

Jadual 2. Kes Ujian Penjajaran Berbilang Blok Lanjutan

Kes Ujian		Objektif		Penerangan		Kriteria Lulus
EMBA.1		Semak sama ada Kunci Berbilang Sekat Dilanjutkan hanya ditegaskan selepas penegasan Kunci Pengepala Penyegerakan.		Isyarat berikut dibaca melalui daftar:		Nilai EMB_Locked_1 hendaklah sama dengan 1 yang sepadan dengan setiap lorong. EMB_Lock_err sepatutnya 0.
	Kes Ujian		Objektif		Penerangan		Kriteria Lulus
					EMB_Locked_1 dibaca daripada daftar rx_status5 (0x94). EMB_Lock_err dibaca daripada daftar rx_err_status (0x60[19]).
	EMBA.2		Semak sama ada status Kunci Berbilang Sekat Dilanjutkan stabil (selepas kunci berbilang blok dilanjutkan atau sehingga penimbal elastik dilepaskan) bersama-sama tanpa berbilang blok yang tidak sah.		invalid_eomb_eoemb dibaca daripada daftar rx_err_status (0x60[10:9]).		invalid_eomb_eoemb hendaklah “00”.
	EMBA.3		Periksa penjajaran lorong.		Nilai berikut dibaca daripada daftar: elastic_buf_over_flow dibaca daripada daftar rx_err_status (0x60[20]). elastic_buf_full dibaca daripada daftar rx_status6 (0x98).		elastic_buf_over_flow hendaklah 0. Nilai elastic_buf_full hendaklah sama dengan 1 yang sepadan dengan setiap lorong.

Lapisan Pengangkutan Penerima (TL)
Untuk menyemak integriti data aliran data muatan melalui penerima (RX) JESD204C Intel FPGA IP dan lapisan pengangkutan, ADC dikonfigurasikan untuk ramp/corak ujian PRBS. ADC juga ditetapkan untuk beroperasi dengan konfigurasi yang sama seperti yang ditetapkan dalam JESD204C Intel FPGA IP. ramp/Pemeriksa PRBS dalam fabrik FPGA memeriksa ramp/PRBS integriti data selama satu minit. Daftar RX JESD204C Intel FPGA IP rx_err ditinjau secara berterusan untuk nilai sifar selama satu minit.
Rajah di bawah menunjukkan persediaan ujian konsep untuk semakan integriti data.

Rajah 3. Semakan Integriti Data Menggunakan Ramp/Pemeriksa PRBS15

Jadual 3. Kes Ujian Lapisan Pengangkutan

Kes Ujian	Objektif	Penerangan	Kriteria Lulus
TL.1	Semak pemetaan lapisan pengangkutan saluran data menggunakan ramp corak ujian.	Mod_data ditetapkan kepada Ramp_mod. Isyarat berikut dibaca melalui daftar: crc_err dibaca daripada rx_err_status (0x60[14]).  jrx_patchk_data_error dibaca daripada daftar tst_err0.	crc_err sepatutnya rendah untuk lulus. jrx_patchk_data_error sepatutnya rendah.
TL.2	Semak pemetaan lapisan pengangkutan saluran data menggunakan corak ujian PRBS15.	Mod_data ditetapkan kepada mod_prbs. Nilai berikut dibaca daripada daftar: crc_err dibaca daripada rx_err_status (0x60[14]). jrx_patchk_data_error dibaca daripada daftar tst_err0.	crc_err sepatutnya rendah untuk lulus. jrx_patchk_data_error sepatutnya rendah.

JESD204C Intel FPGA IP dan Konfigurasi ADC
Parameter IP FPGA Intel JESD204C (L, M dan F) dalam pembayaran perkakasan ini disokong secara asli oleh peranti AD9081. Kadar data transceiver, sampjam ling, dan parameter JESD204C lain mematuhi syarat operasi AD908D1.
Ujian pembayaran keluar perkakasan melaksanakan JESD204C Intel FPGA IP dengan konfigurasi parameter berikut.

Tetapan global untuk semua konfigurasi:

• E = 1
• CF = 0
• CS = 0
• Subkelas = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Jam Pengurusan FPGA (MHz) = 100

Keputusan Ujian
Jadual berikut mengandungi keputusan yang mungkin dan definisinya.

Jadual 4. Definisi Keputusan

Hasilnya	Definisi
LULUS	Peranti Dalam Ujian (DUT) diperhatikan untuk menunjukkan tingkah laku konforman.
LULUS dengan komen	DUT diperhatikan menunjukkan tingkah laku konforman. Walau bagaimanapun, penjelasan tambahan tentang situasi disertakan (cthample: disebabkan oleh had masa, hanya sebahagian daripada ujian telah dilakukan).

Hasilnya	Definisi
GAGAL	DUT diperhatikan menunjukkan tingkah laku tidak selaras.
Amaran	DUT diperhatikan menunjukkan tingkah laku yang tidak disyorkan.
Rujuk komen	Daripada pemerhatian, lulus atau gagal yang sah tidak dapat ditentukan. Penjelasan tambahan tentang keadaan disertakan.

Jadual berikut menunjukkan keputusan untuk kes ujian SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 dan TL.2 dengan nilai masing-masing L, M, F, kadar data, sampjam ling, jam pautan, dan frekuensi SYSREF.

Jadual 5. Keputusan untuk Kes Ujian SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 dan TL.2

Tidak.	L	M	F	S	HD	E	N	NP	ADC SampJam ling (MHz)	Jam Peranti FPGA (MHz)	FPGA Jam Bingkai (MHz)	FPGA Jam Pautan (MHz)	Kadar Lorong (Gbps)	Hasilnya
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	lulus

Komen Keputusan Ujian
Dalam setiap kes ujian, RX JESD204C Intel FPGA IP berjaya mewujudkan penjajaran pengepala penyegerakan, penjajaran berbilang blok yang dilanjutkan dan sehingga fasa data pengguna.
Tiada isu integriti data diperhatikan oleh Ramp dan penyemak PRBS untuk konfigurasi JESD yang meliputi semua lorong fizikal, juga tiada semakan redundansi kitaran (CRC) dan ralat pariti perintah diperhatikan.
Semasa kitaran kuasa tertentu, ralat deskew lorong mungkin muncul dengan konfigurasi parameter. Untuk mengelakkan ralat ini, nilai offset LEMC hendaklah diprogramkan atau anda boleh mengautomasikannya dengan prosedur sapuan penentukuran. Untuk maklumat lanjut tentang nilai undang-undang offset LEMC, rujuk Mekanisme Penalaan RBD dalam Panduan Pengguna IP JESD204C F-jubin.

Maklumat Berkaitan
Mekanisme Penalaan RBD

Ringkasan
Laporan ini menunjukkan pengesahan antara muka elektrik JESD204C Intel FPGA IP dan PHY dengan peranti AD9081/9082 (R2 Silicon) sehingga 24.75 Gbps untuk ADC. Konfigurasi lengkap dan persediaan perkakasan ditunjukkan untuk memberikan keyakinan dalam kebolehoperasian dan prestasi kedua-dua peranti.

Sejarah Semakan Dokumen untuk AN 927: JESD204C Intel FPGA IP dan ADI AD9081 MxFE* Laporan Saling Operasi ADC untuk Peranti Intel Agilex F-Tile

Versi Dokumen	Perubahan
2022.04.25	Keluaran awal.

AN 876: JESD204C Intel® FPGA IP dan ADI AD9081 MxFE* ADC Interoperability Report untuk Peranti Intel® Agilex® F-Tile

Dokumen / Sumber

intel JESD204C Intel FPGA IP dan ADI AD9081 MxFE ADC Interoperability Report [pdf] Panduan Pengguna JESD204C Intel FPGA IP dan ADI AD9081 MxFE ADC Interoperability Report, JESD204C, Intel FPGA IP dan ADI AD9081 MxFE ADC Interoperability Report

Rujukan

• Manual Pengguna