คู่มือผู้ใช้รายงานการทำงานร่วมกันของ Intel FPGA IP และ ADI AD204 MxFE ADC JESD9081C

เนื้อหา ซ่อน

1 รายงานการทำงานร่วมกันของ JESD204C Intel FPGA IP และ ADI AD9081 MxFE ADC

2 ข้อมูลสินค้า

3 คำแนะนำการใช้ผลิตภัณฑ์

4 รายงานการทำงานร่วมกันของ JESD204C Intel® FPGA IP และ ADI AD9081 MxFE* ADC สำหรับอุปกรณ์ Intel® Agilex™ F-tile

4.1 คำอธิบายระบบ

5 เอกสาร / แหล่งข้อมูล

5.1 อ้างอิง

รายงานการทำงานร่วมกันของ JESD204C Intel FPGA IP และ ADI AD9081 MxFE ADC

ข้อมูลสินค้า

ผลิตภัณฑ์ที่กล่าวถึงในคู่มือผู้ใช้คือ JESD204C Intel FPGA IP ซึ่งเป็นส่วนประกอบฮาร์ดแวร์ที่ใช้ร่วมกับ Intel Agilex I-Series F-Tile Demo Board และ ADI AD9081-FMCA-EBZ EVM IP ถูกสร้างขึ้นในโหมดดูเพล็กซ์ แต่จะใช้เฉพาะเส้นทางตัวรับเท่านั้น โดยจะสร้างสัญญาณนาฬิกาลิงก์ 375 MHz และสัญญาณนาฬิกาเฟรม 375 MHz การตั้งค่าฮาร์ดแวร์สำหรับการทดสอบการทำงานร่วมกันของ ADC แสดงอยู่ในรูปที่ 1 IP ต้องใช้ SYSREF ที่เครื่องกำเนิดสัญญาณนาฬิกาซึ่งเป็นแหล่งที่มาของสัญญาณนาฬิกาอุปกรณ์ IP JESD204C Intel FPGA

คำแนะนำการใช้ผลิตภัณฑ์

การตั้งค่าฮาร์ดแวร์
หากต้องการตั้งค่าฮาร์ดแวร์สำหรับใช้ JESD204C Intel FPGA IP ให้ทำตามขั้นตอนเหล่านี้:

เชื่อมต่อ ADI AD9081-FMCA-EBZ EVM เข้ากับขั้วต่อ FMC+ ของ Intel Agilex I-Series F-Tile Demo Board
ตรวจสอบให้แน่ใจว่าสัญญาณ SYSREF นั้นมาจากเครื่องกำเนิดสัญญาณนาฬิกาที่เป็นแหล่งสัญญาณนาฬิกาของอุปกรณ์ IP ของ Intel FPGA JESD204C

คำอธิบายระบบ
ไดอะแกรมระดับระบบแสดงวิธีการเชื่อมต่อโมดูลต่างๆ ในการออกแบบนี้ ไดอะแกรมนี้ประกอบด้วย Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core และนาฬิกาและอินเทอร์เฟซต่างๆ

วิธีการทำงานร่วมกัน
ชั้นเชื่อมโยงข้อมูลตัวรับ
พื้นที่ทดสอบนี้ครอบคลุมกรณีทดสอบสำหรับการจัดตำแหน่งส่วนหัวการซิงค์ (SHA) และการจัดตำแหน่งมัลติบล็อกขยาย (EMBA) JESD204C Intel FPGA IP อ่านรีจิสเตอร์จากเลเยอร์ลิงก์ข้อมูลระหว่างการทดสอบ เขียนลงในบันทึก fileและตรวจสอบว่าผ่านเกณฑ์หรือไม่โดยใช้สคริปต์ TCL

รายงานการทำงานร่วมกันของ JESD204C Intel® FPGA IP และ ADI AD9081 MxFE* ADC สำหรับอุปกรณ์ Intel® Agilex™ F-tile

JESD204C Intel® FPGA IP เป็นทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซแบบอนุกรมจุดต่อจุดความเร็วสูง
IP FPGA Intel JESD204C ได้รับการทดสอบฮาร์ดแวร์ด้วยอุปกรณ์ตัวแปลงแอนะล็อกเป็นดิจิทัล (ADC) ที่สอดคล้องกับ JESD204C ที่เลือกมาหลายตัว
รายงานนี้เน้นย้ำถึงการทำงานร่วมกันของ JESD204C Intel FPGA IP กับโมดูลประเมินผล AD9081 Mixed Signal Front End (MxFE*) จาก Analog Devices Inc. (ADI) ส่วนต่อไปนี้จะอธิบายวิธีตรวจสอบฮาร์ดแวร์และผลการทดสอบ

ข้อมูลที่เกี่ยวข้อง
คู่มือผู้ใช้ Intel FPGA IP JESD204C ของ F-tile

ข้อกำหนดด้านฮาร์ดแวร์และซอฟต์แวร์
การทดสอบการทำงานร่วมกันต้องใช้เครื่องมือฮาร์ดแวร์และซอฟต์แวร์ดังต่อไปนี้: ฮาร์ดแวร์

บอร์ดสาธิต Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) พร้อมอะแดปเตอร์ไฟ 12V

อุปกรณ์แอนะล็อก (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
บอร์ดประเมินผล Skywork Si5345-D (Si5345-D-EVB)

SMA ตัวผู้ถึง SMP ตัวผู้
สายเคเบิล SMP ตัวผู้ถึง SMP

ซอฟต์แวร์

ซอฟต์แวร์ Intel Quartus® Prime Pro Edition เวอร์ชัน 21.4

AD9081_API เวอร์ชัน 1.1.0 หรือใหม่กว่า (แอปพลิเคชัน Linux จำเป็นสำหรับการกำหนดค่า AD9081 EVM)

ข้อมูลที่เกี่ยวข้อง

คู่มือผู้ใช้การพัฒนาระบบ AD9081/AD9082
คู่มือผู้ใช้บอร์ดประเมินผล Skyworks Si5345-D

การตั้งค่าฮาร์ดแวร์
IP ของ Intel FPGA JESD204C ถูกสร้างขึ้นในโหมด Duplex แต่ใช้เฉพาะเส้นทางตัวรับเท่านั้น สำหรับ FCLK_MULP =1, WIDTH_MULP = 8, S = 1 PLL หลักจะสร้างสัญญาณนาฬิกาลิงก์ 375 MHz และสัญญาณนาฬิกาเฟรม 375 MHz
บอร์ดสาธิต Intel Agilex I-Series F-Tile ใช้กับ ADI AD9081-FMCA-EBZ EVM ที่เชื่อมต่อกับขั้วต่อ FMC+ ของบอร์ดพัฒนา การตั้งค่าฮาร์ดแวร์สำหรับการทดสอบการทำงานร่วมกันของ ADC แสดงอยู่ในรูปภาพการตั้งค่าฮาร์ดแวร์ - • AD9081-FMCA-EBZ EVM ได้รับพลังงานจากบอร์ดสาธิต Intel Agilex I-Series F-Tile ผ่านขั้วต่อ FMC+

ตัวรับส่งสัญญาณ F-tile และนาฬิกาอ้างอิง PLL ของ Intel FPGA IP core JESD204C จะได้รับจาก Si5345-D-EVB ผ่านสายเคเบิล SMA ถึง SMP ตั้งค่า MUX_DIP_SW0 เป็นระดับสูงบนบอร์ดสาธิต F-Tile ของ Agilex-I เพื่อให้แน่ใจว่า U22 กำลังใช้ CLKIN1 ที่เชื่อมต่อกับสายเคเบิล SMP

Si5345-D-EVB มอบสัญญาณนาฬิกาอ้างอิงให้กับเครื่องกำเนิดสัญญาณนาฬิกาแบบตั้งโปรแกรมได้ HMC7044 ที่มีอยู่ใน AD9081 EVM ผ่านสายเคเบิล SMP ถึง SMP
นาฬิกาจัดการสำหรับคอร์ IP ของ JESD204C Intel FPGA ได้รับการจัดหาโดยเครื่องกำเนิดนาฬิกาแบบตั้งโปรแกรมได้ Si5332 ของ Silicon Labs ซึ่งมีอยู่ใน Intel Agilex I-Series F-tile Demo Board

เครื่องกำเนิดสัญญาณนาฬิกาแบบตั้งโปรแกรมได้ HMC7044 มอบสัญญาณนาฬิกาอ้างอิงอุปกรณ์ AD9081 ลูปล็อคเฟส (PLL) ที่มีอยู่ในอุปกรณ์ AD9081 จะสร้าง ADC ที่ต้องการampนาฬิกาลิ่งจากนาฬิกาอ้างอิงอุปกรณ์
สำหรับซับคลาส 1 เครื่องกำเนิดสัญญาณนาฬิกา HMC7044 จะสร้างสัญญาณ SYSREF สำหรับอุปกรณ์ AD9081 และสำหรับ Intel FPGA IP JESD204C ผ่านขั้วต่อ FMC+

เลขที่te: Intel ขอแนะนำให้มีการจัดทำ SYSREF โดยเครื่องกำเนิดสัญญาณนาฬิกาที่เป็นแหล่งที่มาของสัญญาณนาฬิกาอุปกรณ์ IP FPGA ของ Intel JESD204C

คำอธิบายระบบ

แผนภาพระดับระบบต่อไปนี้แสดงให้เห็นถึงวิธีการเชื่อมต่อโมดูลต่างๆ ในการออกแบบนี้

รูปที่ 2. แผนผังระบบ

หมายเหตุ:

M คือจำนวนตัวแปลง
S คือจำนวนข้อมูลที่ถูกส่งampประมาณต่อตัวแปลงต่อเฟรม
WIDTH_MULP คือตัวคูณความกว้างของข้อมูลระหว่างเลเยอร์แอปพลิเคชันและเลเยอร์การขนส่ง
N คือจำนวนบิตการแปลงต่อตัวแปลง
CS คือจำนวนบิตควบคุมต่อการแปลงampเลส.

ในการตั้งค่านี้ เช่นampโดยที่ L = 8, M = 4 และ F = 1 อัตราข้อมูลของเลนเครื่องรับส่งสัญญาณคือ 24.75 Gbps
Si5332 OUT1 สร้างสัญญาณนาฬิกา 100 MHz ให้กับ mgmt_clk Si5345-D-EVB สร้างความถี่สัญญาณนาฬิกา 375 ความถี่ คือ 100 MHz และ 375 MHz โดยความถี่ 19 MHz นี้จ่ายให้กับมัลติเพล็กเซอร์แบบฝังตัวในบอร์ดสาธิต F-tile ของ Intel Agilex I-Series ผ่านพอร์ต SMA ของ J204 สัญญาณนาฬิกาเอาต์พุตของมัลติเพล็กเซอร์แบบฝังตัวจะควบคุมสัญญาณนาฬิกาอ้างอิงทรานซีฟเวอร์ F-tile (refclk_xcvr) และสัญญาณนาฬิกาอ้างอิง PLL ของแกน IP ของ Intel FPGA JESD100C (refclk_core) สัญญาณนาฬิกา 5345 MHz จาก Si7044-D-EVB เชื่อมต่อกับเครื่องกำเนิดสัญญาณนาฬิกาแบบตั้งโปรแกรมได้ HMC9081 ที่มีอยู่ใน ADXNUMX EVM โดยเป็นอินพุตสัญญาณนาฬิกา
(เพิ่มเติม_HMCREF)

HCM7044 สร้างสัญญาณ SYSREF เป็นระยะ ๆ ที่ความถี่ 11.71875 MHz ผ่านทางขั้วต่อ FMC
IP FPGA Intel JESD204C จะถูกสร้างขึ้นในโหมด Duplex แต่จะใช้เฉพาะเส้นทางตัวรับเท่านั้น

วิธีการทำงานร่วมกัน
ส่วนต่อไปนี้จะอธิบายวัตถุประสงค์ของการทดสอบ ขั้นตอน และเกณฑ์การผ่าน โดยการทดสอบจะครอบคลุมหัวข้อต่อไปนี้:

ชั้นเชื่อมโยงข้อมูลตัวรับ
ชั้นการขนส่งตัวรับ

ชั้นเชื่อมโยงข้อมูลตัวรับ
พื้นที่ทดสอบนี้ครอบคลุมกรณีทดสอบสำหรับการจัดตำแหน่งส่วนหัวการซิงค์ (SHA) และการจัดตำแหน่งบล็อกหลายบล็อกขยาย (EMBA)
เมื่อเริ่มเชื่อมต่อ หลังจากรีเซ็ตตัวรับแล้ว IP ของ Intel FPGA JESD204C จะเริ่มค้นหาสตรีมส่วนหัวการซิงค์ที่ส่งโดยอุปกรณ์ รีจิสเตอร์ต่อไปนี้จากเลเยอร์ลิงก์ข้อมูลจะถูกอ่านในระหว่างการทดสอบ เขียนลงในบันทึก fileและตรวจสอบการผ่านเกณฑ์ผ่านทางสคริปต์ TCL

ข้อมูลที่เกี่ยวข้อง
คู่มือผู้ใช้ Intel FPGA IP JESD204C ของ F-tile

การจัดตำแหน่งส่วนหัวการซิงค์ (SHA)
ตารางที่ 1 กรณีทดสอบการจัดตำแหน่งส่วนหัวการซิงค์

กรณีทดสอบ	วัตถุประสงค์	คำอธิบาย	เกณฑ์การผ่าน
กฎข้อที่ 1	ตรวจสอบว่ามีการยืนยันการล็อคส่วนหัวการซิงค์หลังจากเสร็จสิ้นลำดับการรีเซ็ต	สัญญาณต่อไปนี้จะถูกอ่านจากรีจิสเตอร์: CDR_Lock อ่านจากรีจิสเตอร์ rx_status3 (0x8C) SH_Locked อ่านจากรีจิสเตอร์ rx_status4 (0x90) jrx_sh_err_status ถูกอ่านจากรีจิสเตอร์ rx_err_status (0x60)	ควรยืนยันว่า CDR_Lock และ SH_LOCK เป็นค่าสูงตามจำนวนเลน jrx_sh_err_status ควรเป็น ฟิลด์บิตใน jrx_sh_err_status ตรวจสอบ sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, incorrect_sync_header, src_rx_alarm, syspll_lock_err และ cdr_locked_err
กฎข้อที่ 2	ตรวจสอบสถานะการล็อกส่วนหัวการซิงค์หลังจากทำการล็อกส่วนหัวการซิงค์สำเร็จ (หรือในระหว่างเฟสการจัดตำแหน่งบล็อกหลายบล็อกขยาย) และมีเสถียรภาพ	incorrect_sync_header ถูกอ่านสำหรับสถานะการล็อก Sync Header จากรีจิสเตอร์ (0x60[8])	สถานะ incorrect_sync_header ควรเป็น 0

การจัดตำแหน่งบล็อกหลายบล็อกที่ขยาย (EMBA)

ตารางที่ 2 กรณีทดสอบการจัดตำแหน่งบล็อกหลายบล็อกที่ขยาย

กรณีทดสอบ		วัตถุประสงค์		คำอธิบาย		เกณฑ์การผ่าน
เอ็มบีเอ.1		ตรวจสอบว่ามีการยืนยัน Extended Multiblock Lock หลังจากการยืนยัน Sync Header Lock เท่านั้น		สัญญาณต่อไปนี้จะถูกอ่านผ่านรีจิสเตอร์:		ค่า EMB_Locked_1 ควรเท่ากับ 1 ที่สอดคล้องกับแต่ละเลน EMB_Lock_err ควรเป็น 0

	กรณีทดสอบ		วัตถุประสงค์		คำอธิบาย		เกณฑ์การผ่าน
					EMB_Locked_1 ถูกอ่านจากรีจิสเตอร์ rx_status5 (0x94) EMB_Lock_err ถูกอ่านจากรีจิสเตอร์ rx_err_status (0x60[19])
	เอ็มบีเอ.2		ตรวจสอบว่าสถานะการล็อกมัลติบล็อกขยายมีเสถียรภาพหรือไม่ (หลังการล็อกมัลติบล็อกขยายหรือจนกว่าจะมีการปลดบัฟเฟอร์ยืดหยุ่น) พร้อมๆ กับการไม่มีมัลติบล็อกที่ไม่ถูกต้อง		incorrect_eomb_eoemb ถูกอ่านจากรีจิสเตอร์ rx_err_status (0x60[10:9])		incorrect_eomb_eoemb ควรเป็น “00”
	เอ็มบีเอ.3		ตรวจสอบการจัดเลน		ค่าต่อไปนี้จะถูกอ่านจากรีจิสเตอร์: elastic_buf_over_flow ถูกอ่านจากรีจิสเตอร์ rx_err_status (0x60[20]) elastic_buf_full อ่านจากรีจิสเตอร์ rx_status6 (0x98)		elastic_buf_over_flow ควรเป็น 0 ค่า elastic_buf_full ควรเท่ากับ 1 ที่สอดคล้องกับแต่ละเลน

เลเยอร์การขนส่งตัวรับ (TL)
เพื่อตรวจสอบความสมบูรณ์ของข้อมูลสตรีมข้อมูลเพย์โหลดผ่านตัวรับ (RX) JESD204C Intel FPGA IP และเลเยอร์การขนส่ง ADC จะถูกกำหนดค่าให้ rampรูปแบบการทดสอบ PRBS ADC ยังถูกตั้งค่าให้ทำงานด้วยการกำหนดค่าเดียวกันกับที่ตั้งไว้ใน JESD204C Intel FPGA IPamp/ตัวตรวจสอบ PRBS ในโครงสร้าง FPGA ตรวจสอบ ramp/ความสมบูรณ์ของข้อมูล PRBS เป็นเวลาหนึ่งนาที รีจิสเตอร์ IP ของ Intel FPGA RX JESD204C rx_err จะถูกสำรวจอย่างต่อเนื่องเพื่อหาค่าศูนย์เป็นเวลาหนึ่งนาที
รูปด้านล่างนี้แสดงการตั้งค่าการทดสอบแนวคิดสำหรับการตรวจสอบความสมบูรณ์ของข้อมูล

รูปที่ 3 การตรวจสอบความสมบูรณ์ของข้อมูลโดยใช้ Ramp/เครื่องตรวจสอบ PRBS15

ตารางที่ 3 กรณีทดสอบชั้นการขนส่ง

กรณีทดสอบ

วัตถุประสงค์

คำอธิบาย

เกณฑ์การผ่าน

ทล.1

ตรวจสอบการแมปเลเยอร์การขนส่งของช่องข้อมูลโดยใช้ ramp รูปแบบการทดสอบ

Data_mode ถูกตั้งค่าเป็น Ramp_โหมด.

สัญญาณต่อไปนี้จะถูกอ่านผ่านรีจิสเตอร์:

crc_err ถูกอ่านจาก rx_err_status (0x60[14])
jrx_patchk_data_error ถูกอ่านจากรีจิสเตอร์ tst_err0

crc_err ควรอยู่ในระดับต่ำจึงจะผ่านได้
jrx_patchk_data_error ควรอยู่ในระดับต่ำ

ทล.2

ตรวจสอบการแมปชั้นการขนส่งของช่องข้อมูลโดยใช้รูปแบบการทดสอบ PRBS15

Data_mode ถูกตั้งค่าเป็น prbs_mode

ค่าต่อไปนี้จะถูกอ่านจากรีจิสเตอร์:

crc_err ถูกอ่านจาก rx_err_status (0x60[14])
jrx_patchk_data_error ถูกอ่านจากรีจิสเตอร์ tst_err0

crc_err ควรอยู่ในระดับต่ำจึงจะผ่านได้
jrx_patchk_data_error ควรอยู่ในระดับต่ำ

การกำหนดค่า IP และ ADC ของ Intel FPGA JESD204C
พารามิเตอร์ IP ของ Intel FPGA JESD204C (L, M และ F) ในการตรวจสอบฮาร์ดแวร์นี้ได้รับการรองรับโดยอุปกรณ์ AD9081 โดยตรง อัตราข้อมูลของทรานซีฟเวอร์ sampนาฬิกาลิงและพารามิเตอร์ JESD204C อื่นๆ เป็นไปตามเงื่อนไขการทำงานของ AD908D1
การทดสอบเช็คเอาต์ฮาร์ดแวร์ใช้ JESD204C Intel FPGA IP โดยมีการกำหนดค่าพารามิเตอร์ดังต่อไปนี้

การตั้งค่าทั่วไปสำหรับการกำหนดค่าทั้งหมด:

อี = 1

ซีเอฟ = 0
ซีเอส = 0
ซับคลาส = 1

เอฟซีแอลเค_เอ็มยูแอลพี = 1
ความกว้าง_MULP = 8
SH_CONFIG = การกำหนดค่า CRC-12

สัญญาณนาฬิกาการจัดการ FPGA (MHz) = 100

ผลการทดสอบ
ตารางต่อไปนี้ประกอบด้วยผลลัพธ์ที่เป็นไปได้และคำจำกัดความ

ตารางที่ 4. คำจำกัดความผลลัพธ์

ผลลัพธ์	คำนิยาม
ผ่าน	อุปกรณ์ภายใต้การทดสอบ (DUT) ได้รับการสังเกตว่าแสดงพฤติกรรมที่สอดคล้อง
ผ่านพร้อมคำอธิบาย	DUT ถูกสังเกตว่าแสดงพฤติกรรมที่สอดคล้องกัน อย่างไรก็ตาม มีการรวมคำอธิบายเพิ่มเติมของสถานการณ์ไว้ด้วย (เช่นample: เนื่องจากมีข้อจำกัดด้านเวลา จึงได้ดำเนินการทดสอบเพียงบางส่วนเท่านั้น)

ผลลัพธ์	คำนิยาม
ล้มเหลว	DUT ถูกสังเกตว่ามีพฤติกรรมที่ไม่เป็นไปตามมาตรฐาน
คำเตือน	DUT ถูกสังเกตว่ามีพฤติกรรมที่ไม่เป็นที่แนะนำ
อ้างอิงความคิดเห็น	จากการสังเกตพบว่าไม่สามารถระบุได้ว่าผ่านหรือไม่ผ่าน มีคำอธิบายเพิ่มเติมเกี่ยวกับสถานการณ์ดังกล่าว

ตารางต่อไปนี้แสดงผลสำหรับกรณีทดสอบ SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 และ TL.2 โดยมีค่า L, M, F, อัตราข้อมูล, s ตามลำดับampนาฬิกาลิง, นาฬิกาลิงก์ และความถี่ SYSREF

ตารางที่ 5 ผลลัพธ์สำหรับกรณีทดสอบ SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 และ TL.2

เลขที่	L	M	F	S	HD	E	N	NP	เอดีซี Sampสัญญาณนาฬิกา (MHz)	สัญญาณนาฬิกาอุปกรณ์ FPGA (MHz)	เอฟพีจีเอ เฟรมคล็อก (MHz)	เอฟพีจีเอ ลิงค์คล็อก (MHz)	อัตราเลน (Gbps)	ผลลัพธ์
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	ผ่าน

ความคิดเห็นผลการทดสอบ
ในแต่ละกรณีทดสอบ RX JESD204C Intel FPGA IP สามารถสร้างการจัดตำแหน่งส่วนหัวการซิงค์ การจัดตำแหน่งมัลติบล็อกขยาย และจนถึงเฟสข้อมูลผู้ใช้ได้สำเร็จ
ไม่พบปัญหาความสมบูรณ์ของข้อมูลโดย Ramp และเครื่องตรวจสอบ PRBS สำหรับการกำหนดค่า JESD ที่ครอบคลุมเลนทางกายภาพทั้งหมด นอกจากนี้ยังไม่พบการตรวจสอบซ้ำซ้อนแบบวงจร (CRC) และข้อผิดพลาดของพาริตีคำสั่ง
ในระหว่างรอบจ่ายไฟบางรอบ ข้อผิดพลาดเลนเอียงอาจปรากฏขึ้นพร้อมกับการกำหนดค่าพารามิเตอร์ เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ ควรตั้งโปรแกรมค่าออฟเซ็ต LEMC หรือคุณสามารถทำให้เป็นอัตโนมัติด้วยขั้นตอนการสแกนการสอบเทียบ สำหรับข้อมูลเพิ่มเติมเกี่ยวกับค่าตามกฎหมายของออฟเซ็ต LEMC โปรดดูกลไกการปรับแต่ง RBD ในคู่มือผู้ใช้ IP JESD204C ไทล์ F

ข้อมูลที่เกี่ยวข้อง
กลไกการปรับแต่ง RBD

สรุป
รายงานนี้แสดงการตรวจสอบความถูกต้องของอินเทอร์เฟซไฟฟ้า IP และ PHY ของ FPGA Intel JESD204C กับอุปกรณ์ AD9081/9082 (ซิลิกอน R2) สูงถึง 24.75 Gbps สำหรับ ADC การกำหนดค่าและการตั้งค่าฮาร์ดแวร์ที่สมบูรณ์แสดงให้เห็นถึงความมั่นใจในการทำงานร่วมกันและประสิทธิภาพของอุปกรณ์ทั้งสอง

ประวัติการแก้ไขเอกสารสำหรับ AN 927: รายงานการทำงานร่วมกันของ JESD204C Intel FPGA IP และ ADI AD9081 MxFE* ADC สำหรับอุปกรณ์ Intel Agilex F-Tile

เวอร์ชันเอกสาร	การเปลี่ยนแปลง
2022.04.25	การเปิดตัวครั้งแรก

AN 876: รายงานการทำงานร่วมกันของ JESD204C Intel® FPGA IP และ ADI AD9081 MxFE* ADC สำหรับอุปกรณ์ Intel® Agilex® F-Tile

เอกสาร / แหล่งข้อมูล

รายงานการทำงานร่วมกันของ Intel FPGA IP และ ADI AD204 MxFE ADC ของ Intel JESD9081C [พีดีเอฟ] คู่มือการใช้งาน
รายงานการทำงานร่วมกันของ JESD204C Intel FPGA IP และ ADI AD9081 MxFE ADC, JESD204C, รายงานการทำงานร่วมกันของ FPGA IP และ ADI AD9081 MxFE ADC

อ้างอิง

คู่มือการใช้งาน