JESD204C Intel FPGA IP és ADI AD9081 MxFE ADC együttműködési jelentés

Termékinformáció

A felhasználói kézikönyvben említett termék a JESD204C Intel FPGA IP. Ez egy hardverösszetevő, amelyet az Intel Agilex I-Series F-Tile Demo Boarddal és az ADI AD9081-FMCA-EBZ EVM-mel együtt használnak. Az IP Duplex módban példányosodik, de csak a vevő útvonalát használja a rendszer. 375 MHz-es kapcsolati órajelet és 375 MHz-es keretórajelet generál. Az ADC együttműködési teszt hardverbeállítása az 1. ábrán látható. Az IP-címhez a SYSREF-et a JESD204C Intel FPGA IP-eszköz óráját előállító óragenerátortól kell biztosítani.

A termék használati útmutatója

Hardverbeállítás
A JESD204C Intel FPGA IP használatához szükséges hardver beállításához kövesse az alábbi lépéseket:

1. Csatlakoztassa az ADI AD9081-FMCA-EBZ EVM-et az Intel Agilex I-Series F-Tile Demo Board FMC+ csatlakozójához.
2. Győződjön meg arról, hogy a SYSREF jelet az óragenerátor biztosítja, amely a JESD204C Intel FPGA IP eszköz óráját adja.

Rendszerleírás
A rendszerszintű diagram bemutatja, hogyan kapcsolódnak a különböző modulok ebben a kialakításban. Tartalmazza az Intel Agilex-I F-tile Demo Boardot, az Intel Agilex F-tile eszközt, a legfelső szintű RTL-t, a platformtervező rendszert, a mintagenerátort, a mintaellenőrzőt, az F-Tile JESD204C duplex IP Core-t, valamint a különböző órákat és interfészek.

Interoperabilitási módszertan
Vevő adatkapcsolati réteg
Ez a tesztterület lefedi a szinkronfejléc-igazítás (SHA) és a kiterjesztett többblokkos igazítás (EMBA) teszteseteit. A JESD204C Intel FPGA IP a teszt során beolvassa a regisztereket az adatkapcsolati rétegből, és naplóba írja files, és ellenőrzi őket a feltételek TCL parancsfájlokon keresztül történő átadására.

JESD204C Intel® FPGA IP és ADI AD9081 MxFE* ADC együttműködési jelentés Intel® Agilex™ F-csempés eszközökhöz

A JESD204C Intel® FPGA IP egy nagy sebességű pont-pont soros interfész szellemi tulajdon (IP).
A JESD204C Intel FPGA IP-t hardveresen tesztelték több kiválasztott JESD204C-kompatibilis analóg-digitális átalakító (ADC) eszközzel.
Ez a jelentés kiemeli a JESD204C Intel FPGA IP interoperabilitását az Analog Devices Inc. (ADI) AD9081 Mixed Signal Front End (MxFE*) kiértékelő moduljával (EVM). A következő szakaszok a hardver ellenőrzési módszerét és a teszteredményeket ismertetik.

Kapcsolódó információk
F-tile JESD204C Intel FPGA IP felhasználói útmutató

Hardver- és szoftverkövetelmények
Az együttműködési teszthez a következő hardver- és szoftvereszközök szükségesek: Hardver

• Intel Agilex™ I-Series F-tile bemutatókártya (AGIB027R29A1E2VR0) 12 V-os tápadapterrel
• Analóg eszközök (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D értékelő tábla (Si5345-D-EVB)
• SMA férfi SMP férfi
• SMP apa-SMP kábel

Szoftver

• Intel Quartus® Prime Pro Edition szoftververzió 21.4
• AD9081_API 1.1.0 vagy újabb verzió (Linux alkalmazás, szükséges az AD9081 EVM konfigurációjához)

Kapcsolódó információk

• AD9081/AD9082 rendszerfejlesztési felhasználói kézikönyv
• Skyworks Si5345-D kiértékelő tábla felhasználói útmutató

Hardverbeállítás
A JESD204C Intel FPGA IP Duplex módban példányosodik, de csak a vevőút kerül felhasználásra. FCLK_MULP =1, WIDTH_MULP = 8, S = 1 esetén a mag PLL 375 MHz-es kapcsolati órajelet és 375 MHz-es keretórajelet generál.
Intel Agilex I-Series F-Tile Demo Boardot használnak az ADI AD9081-FMCA-EBZ EVM-mel a fejlesztői kártya FMC+ csatlakozójához csatlakoztatva. Az ADC interoperabilitási teszt hardverbeállítása a Hardverbeállítás ábrán látható.- • Az AD9081-FMCA-EBZ EVM az Intel Agilex I-Series F-Tile Demo kártyától kapja az energiát az FMC+ csatlakozón keresztül.

• Az F-tile adó-vevőt és a JESD204C Intel FPGA IP mag PLL referenciaórákat az Si5345-D-EVB szállítja SMA-SMP kábelen keresztül. Állítsa a MUX_DIP_SW0 értéket magasra az Agilex-I F-Tile Demo Boardon, hogy megbizonyosodjon arról, hogy az U22 veszi az SMP-kábelhez csatlakoztatott CLKIN1-et.
• Az Si5345-D-EVB referencia órát biztosít az AD7044 EVM-ben található HMC9081 programozható óragenerátorhoz az SMP-SMP kábelen keresztül.
• A JESD204C Intel FPGA IP mag felügyeleti óráját a Silicon Labs Si5332 programozható óragenerátor biztosítja, amely az Intel Agilex I-Series F-tile Demo Boardban található.
• A HMC7044 programozható órajelgenerátor biztosítja az AD9081 eszköz referencia óráját. Az AD9081 eszközben lévő fáziszárolt hurok (PLL) generálja a kívánt ADC-ketampling óra az eszköz referencia órájából.
• Az 1. alosztály esetében a HMC7044 órajelgenerátor az FMC+ csatlakozón keresztül állítja elő a SYSREF jelet az AD9081 eszköz és a JESD204C Intel FPGA IP számára.

Nemte: Az Intel azt javasolja, hogy a SYSREF-et a JESD204C Intel FPGA IP-eszköz óráját előállító óragenerátor biztosítsa.

Rendszerleírás

Az alábbi rendszerszintű diagram bemutatja, hogy a különböző modulok hogyan kapcsolódnak ebben a kialakításban.

2. ábra. Rendszer diagram

Megjegyzések:

1. M a konverterek száma.
2. S a továbbított s számaampkevesebb konverterenként keretenként.
3. A WIDTH_MULP az adatszélesség-szorzó az alkalmazási réteg és a szállítási réteg között.
4. N a konverterenkénti konverziós bitek száma.
5. CS a vezérlőbitek száma konverziónként samples.

Ebben a beállításban plample L = 8, M = 4 és F = 1, az adó-vevő sávok adatsebessége 24.75 Gbps.
Az Si5332 OUT1 100 MHz-es órajelet generál az mgmt_clk értékre. Az Si5345-D-EVB két órajel-frekvenciát generál, 375 MHz és 100 MHz. A 375 MHz-et az Intel Agilex I-Series F-tile Demo Board beágyazott multiplexere a J19 SMA porton keresztül látja el. A beágyazott multiplexer kimeneti órája az F-tile adó-vevő referencia órajelét (refclk_xcvr) és a JESD204C Intel FPGA IP mag PLL referencia óráját (refclk_core) hajtja meg. 100 MHz az Si5345-D-EVB-től az AD7044 EVM-ben órabemenetként található HMC9081 programozható óragenerátorhoz csatlakozik
(EXT_HMCREF).

A HCM7044 11.71875 MHz-es periodikus SYSREF jelet generál az FMC csatlakozón keresztül.
A JESD204C Intel FPGA IP Duplex módban példányosodik, de csak a vevőút kerül felhasználásra.

Interoperabilitási módszertan
A következő szakasz leírja a teszt céljait, eljárását és a megfelelési feltételeket. A teszt a következő területeket fedi le:

• Vevő adatkapcsolati réteg
• Vevő szállítási réteg

Vevő adatkapcsolati réteg
Ez a tesztterület lefedi a szinkronfejléc-igazítás (SHA) és a kiterjesztett többblokkos igazítás (EMBA) teszteseteit.
A kapcsolat indításakor a vevő alaphelyzetbe állítása után a JESD204C Intel FPGA IP elkezdi keresni az eszköz által továbbított szinkronizálási fejlécet. Az adatkapcsolati rétegből a következő regiszterek kerülnek beolvasásra a teszt során, naplóba írva files, és ellenőrizve, hogy a feltételeket a TCL-szkripteken keresztül adja át.

Kapcsolódó információk
F-tile JESD204C Intel FPGA IP felhasználói útmutató

Fejléc-igazítás (SHA)
1. táblázat: Fejléc-igazítási tesztesetek

Teszteset	Célkitűzés	Leírás	Átmenő kritériumok
SHA.1	Ellenőrizze, hogy a fejléc szinkronizálási zárolása érvényesül-e a visszaállítási folyamat befejezése után.	A következő jelek kerülnek kiolvasásra a regiszterekből: A CDR_Lock beolvasása az rx_status3 (0x8C) regiszterből történik. Az SH_Locked az rx_status4 (0x90) regiszterből olvasható ki. A jrx_sh_err_status beolvasása az rx_err_status (0x60) regiszterből történik.	A CDR_Lock és SH_LOCK értékeket a sávok számának megfelelően magasra kell állítani. jrx_sh_err_status legyen  A jrx_sh_err_status bitmezői ellenőrzik az sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err és cdr_locked_err paramétereket.
SHA.2	Ellenőrizze a szinkronfejléc zárolási állapotát a szinkronfejléc zárolása után (vagy a kiterjesztett többblokkos igazítási fázis alatt), és stabil.	Az invalid_sync_header beolvasásra kerül a szinkronizálási fejléc zárolási állapotához a regiszterből (0x60[8]).	Az invalid_sync_header állapotának 0-nak kell lennie.

Extended Multiblock Alignment (EMBA)

2. táblázat: Kiterjesztett többblokkos igazítási tesztesetek

Teszteset		Célkitűzés		Leírás		Átmenő kritériumok
EMBA.1		Ellenőrizze, hogy az Extended Multiblock Lock csak a fejléc szinkronizálása zárolása után érvényesül-e.		A regisztereken keresztül a következő jelek kerülnek beolvasásra:		Az EMB_Locked_1 értéknek egyenlőnek kell lennie az egyes sávokhoz tartozó 1-gyel. Az EMB_Lock_err értéke 0 legyen.
	Teszteset		Célkitűzés		Leírás		Átmenő kritériumok
					Az EMB_Locked_1 beolvasása az rx_status5 (0x94) regiszterből történik. Az EMB_Lock_err beolvasása az rx_err_status (0x60[19]) regiszterből történik.
	EMBA.2		Ellenőrizze, hogy az Extended Multiblock Lock állapota stabil-e (kibővített többblokkos zárolás után vagy a rugalmas puffer feloldásáig), és nincs-e érvénytelen többblokk.		Az invalid_eomb_eoemb beolvasása az rx_err_status (0x60[10:9]) regiszterből történik.		Az invalid_eomb_eoemb értéke „00”.
	EMBA.3		Ellenőrizze a sávok beállítását.		A következő értékek kerülnek kiolvasásra a regiszterekből: Az elasztikus_buf_over_flow az rx_err_status (0x60[20]) regiszterből kerül kiolvasásra. Az elastic_buf_full az rx_status6 (0x98) regiszterből olvasható ki.		Az rugalmas_buf_over_flow értéke 0 legyen. Az elasztic_buf_full értéknek egyenlőnek kell lennie az egyes sávokhoz tartozó 1-gyel.

Vevő szállítási réteg (TL)
A vevő (RX) JESD204C Intel FPGA IP-n és szállítási rétegen keresztül történő hasznos adatfolyam adatfolyamának ellenőrzéséhez az ADC úgy van konfigurálva, hogy ramp/PRBS tesztminta. Az ADC a JESD204C Intel FPGA IP-vel megegyező konfigurációval is működik. Az ramp/PRBS ellenőrző az FPGA szövetben ellenőrzi az ramp/PRBS adatintegritás egy percig. Az RX JESD204C Intel FPGA IP-regiszter rx_err egy percig folyamatosan nulla értéket kér le.
Az alábbi ábra az adatintegritás-ellenőrzés elvi tesztbeállítását mutatja be.

3. ábra Adatintegritás ellenőrzése R használatávalamp/PRBS15 Ellenőrző

3. táblázat: Szállítási réteg tesztesetek

Teszteset	Célkitűzés	Leírás	Átmenő kritériumok
TL.1	Ellenőrizze az adatcsatorna szállítási réteg leképezését az r segítségévelamp tesztminta.	A Data_mode értéke Ramp_mód. A regisztereken keresztül a következő jelek kerülnek beolvasásra: A crc_err az rx_err_status (0x60[14]) értékből olvasható ki.  A jrx_patchk_data_error beolvasása a tst_err0 regiszterből történik.	A crc_err értékének alacsonynak kell lennie az áthaladáshoz. jrx_patchk_data_error értéke alacsony legyen.
TL.2	Ellenőrizze az adatcsatorna szállítási réteg-leképezését a PRBS15 tesztmintával.	A Data_mode értéke prbs_mode. A következő értékek kerülnek kiolvasásra a regiszterekből: A crc_err az rx_err_status (0x60[14]) értékből olvasható ki. A jrx_patchk_data_error beolvasása a tst_err0 regiszterből történik.	A crc_err értékének alacsonynak kell lennie az áthaladáshoz. jrx_patchk_data_error értéke alacsony legyen.

JESD204C Intel FPGA IP és ADC konfigurációk
A JESD204C Intel FPGA IP-paramétereit (L, M és F) ebben a hardverben natív módon támogatja az AD9081 eszköz. Az adó-vevő adatsebessége, sampling óra és egyéb JESD204C paraméterek megfelelnek az AD908D1 működési feltételeinek.
A hardverellenőrzési tesztelés a JESD204C Intel FPGA IP-t valósítja meg a következő paraméterkonfigurációval.

Globális beállítás minden konfigurációhoz:

• E = 1
• CF = 0
• CS = 0
• Alosztály = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA felügyeleti óra (MHz) = 100

Teszt eredményei
Az alábbi táblázat a lehetséges eredményeket és azok definícióját tartalmazza.

4. táblázat: Eredmények meghatározása

Eredmény	Meghatározás
PASS	Megfigyelték, hogy a tesztelt eszköz (DUT) megfelelő viselkedést mutat.
PASS megjegyzésekkel	Megfigyelték, hogy a DUT konformans viselkedést mutat. A helyzethez azonban egy további magyarázat is tartozik (plample: az időkorlátok miatt a tesztelésnek csak egy részét végezték el).

Eredmény	Meghatározás
FAIL	Megfigyelték, hogy a DUT nem megfelelő viselkedést mutat.
Figyelmeztetés	Megfigyelték, hogy a DUT nem ajánlott viselkedést mutat.
Lásd a megjegyzéseket	A megfigyelések alapján nem lehetett megállapítani, hogy az érvényes sikeres vagy nem. A helyzet további magyarázata is szerepel.

A következő táblázat az SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 és TL.2 tesztesetekre vonatkozó eredményeket mutatja, megfelelő L, M, F értékekkel, adatsebességgel, sampling clock, link clock és SYSREF frekvenciák.

5. táblázat: SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 és TL.2 tesztesetek eredménye

Nem.	L	M	F	S	HD	E	N	NP	ADC Sampling óra (MHz)	FPGA eszköz órajele (MHz)	FPGA Képkocka órajel (MHz)	FPGA Link óra (MHz)	Sávsáv (Gbps)	Eredmény
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Pass

A teszteredmények megjegyzései
Minden tesztesetben az RX JESD204C Intel FPGA IP sikeresen létrehozza a szinkronfejléc-igazítást, a kiterjesztett többblokkos igazítást és a felhasználói adatfázisig.
Az R nem észlel adatintegritási problémátamp és PRBS-ellenőrző a JESD konfigurációkhoz, amely lefedi az összes fizikai sávot, továbbá nem figyelhető meg ciklikus redundancia-ellenőrzés (CRC) és parancsparitási hiba.
Bizonyos tápciklusok során sávelhajlási hiba jelenhet meg a paraméterkonfigurációknál. A hiba elkerülése érdekében a LEMC eltolási értékeket be kell programozni, vagy ezt automatizálhatja a kalibrációs sweep eljárással. A LEMC offset jogi értékeivel kapcsolatos további információkért tekintse meg az RBD hangolási mechanizmust az F-tile JESD204C IP felhasználói kézikönyvben.

Kapcsolódó információk
RBD hangolási mechanizmus

Összegzés
Ez a jelentés a JESD204C Intel FPGA IP és PHY elektromos interfész érvényesítését mutatja be az AD9081/9082 (R2 Silicon) eszközzel 24.75 Gbps-ig ADC-hez. A teljes konfiguráció és a hardverbeállítás megbízhatóságot biztosít a két eszköz együttműködésében és teljesítményében.

Az AN 927 dokumentum felülvizsgálati előzményei: JESD204C Intel FPGA IP és ADI AD9081 MxFE* ADC együttműködési jelentés Intel Agilex F-Tile eszközökhöz

Dokumentum verzió	Változások
2022.04.25	Kezdeti kiadás.

AN 876: JESD204C Intel® FPGA IP és ADI AD9081 MxFE* ADC együttműködési jelentés Intel® Agilex® F-Tile eszközökhöz

Dokumentumok / Források

intel JESD204C Intel FPGA IP és ADI AD9081 MxFE ADC együttműködési jelentés [pdf] Felhasználói útmutató JESD204C Intel FPGA IP és ADI AD9081 MxFE ADC együttműködési jelentés, JESD204C, Intel FPGA IP és ADI AD9081 MxFE ADC együttműködési jelentés

Hivatkozások

• Felhasználói kézikönyv