JESD204C Intel FPGA IP og ADI AD9081 MxFE ADC interoperabilitetsrapport

Produktinformation

Produktet, der henvises til i brugervejledningen, er JESD204C Intel FPGA IP. Det er en hardwarekomponent, der bruges sammen med Intel Agilex I-Series F-Tile Demo Board og ADI AD9081-FMCA-EBZ EVM. IP'en instansieres i duplekstilstand, men kun modtagerstien bruges. Den genererer et 375 MHz link clock og et 375 MHz frame clock. Hardwareopsætningen for ADC-interoperabilitetstesten er vist i figur 1. IP'en kræver, at SYSREF leveres af clockgeneratoren, der kilde JESD204C Intel FPGA IP-enhedsuret.

Produktbrugsvejledning

Hardwareopsætning
Følg disse trin for at konfigurere hardwaren til at bruge JESD204C Intel FPGA IP:

1. Tilslut ADI AD9081-FMCA-EBZ EVM til FMC+-stikket på Intel Agilex I-Series F-Tile Demo Board.
2. Sørg for, at SYSREF-signalet leveres af clockgeneratoren, der kilde JESD204C Intel FPGA IP-enhedsuret.

Systembeskrivelse
Diagrammet på systemniveau viser, hvordan forskellige moduler er forbundet i dette design. Det inkluderer Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core og forskellige ure og grænseflader.

Interoperabilitetsmetode
Modtager Data Link Layer
Dette testområde dækker testcaserne for sync header alignment (SHA) og extended multiblock alignment (EMBA). JESD204C Intel FPGA IP læser registre fra datalinklaget under testen, skriver dem i log files, og verificerer dem for at sende kriterier gennem TCL-scripts.

JESD204C Intel® FPGA IP og ADI AD9081 MxFE* ADC interoperabilitetsrapport for Intel® Agilex™ F-tile-enheder

JESD204C Intel® FPGA IP er en højhastigheds punkt-til-punkt seriel interface intellektuel ejendom (IP).
JESD204C Intel FPGA IP er blevet hardwaretestet med flere udvalgte JESD204C-kompatible analog-til-digital konverter (ADC) enheder.
Denne rapport fremhæver interoperabiliteten af ​​JESD204C Intel FPGA IP med AD9081 Mixed Signal Front End (MxFE*) evalueringsmodul (EVM) fra Analog Devices Inc. (ADI). De følgende sektioner beskriver metoden til udtjekning af hardware og testresultater.

Relateret information
F-tile JESD204C Intel FPGA IP brugervejledning

Hardware- og softwarekrav
Interoperabilitetstesten kræver følgende hardware- og softwareværktøjer: Hardware

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) med 12V strømadapter
• Analoge enheder (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, rev. C)
• Skywork Si5345-D Evaluation Board (Si5345-D-EVB)
• SMA han til SMP han
• SMP han til SMP kabel

Software

• Intel Quartus® Prime Pro Edition-softwareversion 21.4
• AD9081_API version 1.1.0 eller nyere (Linux-applikation, påkrævet til AD9081 EVM-konfiguration)

Relateret information

• AD9081/AD9082 Brugervejledning til systemudvikling
• Skyworks Si5345-D Evaluation Board Brugervejledning

Hardwareopsætning
JESD204C Intel FPGA IP instansieres i duplekstilstand, men kun modtagerstien bruges. For FCLK_MULP =1, WIDTH_MULP = 8, S = 1, genererer kerne-PLL'en et 375 MHz linkclock og et 375 MHz frame clock.
Et Intel Agilex I-Series F-Tile-demokort bruges sammen med ADI AD9081-FMCA-EBZ EVM tilsluttet til FMC+-stikket på udviklingskortet. Hardwareopsætningen for ADC-interoperabilitetstesten er vist i hardwareopsætningsfiguren.- • AD9081-FMCA-EBZ EVM får strøm fra Intel Agilex I-Series F-Tile Demo Board gennem FMC+-stik.

• F-tile-transceiveren og JESD204C Intel FPGA IP-kerne PLL-referenceure leveres af Si5345-D-EVB gennem SMA til SMP-kabel. Indstil MUX_DIP_SW0 til høj på Agilex-I F-Tile Demo Board for at sikre, at U22 tager CLKIN1, der er forbundet til SMP-kablet.
• Si5345-D-EVB giver et referenceur til den HMC7044 programmerbare klokgenerator, der findes i AD9081 EVM gennem SMP til SMP-kablet.
• Administrationsuret til JESD204C Intel FPGA IP-kerne er leveret af Silicon Labs Si5332 programmerbar urgenerator, der findes i Intel Agilex I-Series F-tile Demo Board.
• Den programmerbare clockgenerator HMC7044 leverer AD9081-enhedens referenceur. Den faselåste sløjfe (PLL), der er til stede i AD9081-enheden, genererer de ønskede ADC'erampling ur fra enhedens referenceur.
• For underklasse 1 genererer HMC7044-urgeneratoren SYSREF-signalet til AD9081-enheden og for JESD204C Intel FPGA IP gennem FMC+-stikket.

Ingente: Intel anbefaler, at SYSREF leveres af clockgeneratoren, der kilde JESD204C Intel FPGA IP-enhedsuret.

Systembeskrivelse

Følgende diagram på systemniveau viser, hvordan de forskellige moduler er forbundet i dette design.

Figur 2. Systemdiagram

Noter:

1. M er antallet af omformere.
2. S er antallet af transmitterede samples pr. konverter pr. frame.
3. WIDTH_MULP er databreddemultiplikatoren mellem applikationslaget og transportlaget.
4. N er antallet af konverteringsbit pr. konverter.
5. CS er antallet af kontrolbits pr. konvertering samples.

I denne opsætning, f.eksample L = 8, M = 4 og F = 1, er datahastigheden for transceiverbaner 24.75 Gbps.
Si5332 OUT1 genererer 100 MHz clock til mgmt_clk. Si5345-D-EVB genererer to clockfrekvenser, 375 MHz og 100 MHz. 375 MHz leveres til den indlejrede multiplexer i Intel Agilex I-Series F-tile Demo Board gennem J19 SMA-porten. Output-uret fra den indlejrede multiplexer driver F-tile-transceiver-referenceuret (refclk_xcvr) og JESD204C Intel FPGA IP-kerne PLL-referenceur (refclk_core). 100 MHz fra Si5345-D-EVB er forbundet til den HMC7044 programmerbare clock generator, der findes i AD9081 EVM som clock input
(EXT_HMCREF).

HCM7044 genererer et periodisk SYSREF-signal på 11.71875 MHz gennem FMC-stikket.
JESD204C Intel FPGA IP instansieres i duplekstilstand, men kun modtagerstien bruges.

Interoperabilitetsmetode
Det følgende afsnit beskriver testmålene, proceduren og beståelseskriterierne. Testen dækker følgende områder:

• Modtager datalink lag
• Modtager transportlag

Modtager Data Link Layer
Dette testområde dækker testcaserne for sync header alignment (SHA) og extended multiblock alignment (EMBA).
Ved opstart af link, efter modtagernulstillingen, begynder JESD204C Intel FPGA IP at lede efter synkroniseringsheader-strømmen, der transmitteres af enheden. Følgende registre fra datalink-laget læses under testen, skrives ind i log files, og verificeret til at sende kriterier gennem TCL-scripts.

Relateret information
F-tile JESD204C Intel FPGA IP brugervejledning

Synkroniser header Alignment (SHA)
Tabel 1. Testtilfælde af synkroniseringshovedjustering

Test Case	Objektiv	Beskrivelse	Beståelseskriterier
SHA.1	Kontroller, om Sync Header Lock er aktiveret efter afslutningen af ​​nulstillingssekvensen.	Følgende signaler læses fra registre: CDR_Lock læses fra rx_status3 (0x8C) registeret. SH_Locked læses fra rx_status4 (0x90) register. jrx_sh_err_status læses fra rx_err_status (0x60) registeret.	CDR_Lock og SH_LOCK bør hævdes til høj svarende til antallet af baner. jrx_sh_err_status skal være  Bitfelterne i jrx_sh_err_status tjekker for sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err og cdr_locked_err.
SHA.2	Kontroller status for synkroniseringshovedlås, efter at synkroniseringshovedlås er opnået (eller under den udvidede multi-blokjusteringsfase) og stabil.	invalid_sync_header læses for Sync Header-låsestatus fra register (0x60[8]).	invalid_sync_header-status skal være 0.

Extended Multiblock Alignment (EMBA)

Tabel 2. Extended Multiblock Alignment Test Cases

Test Case		Objektiv		Beskrivelse		Beståelseskriterier
EMBA.1		Tjek, om den udvidede multibloklås kun aktiveres efter påstanden om Sync Header Lock.		Følgende signaler læses gennem registre:		EMB_Locked_1 værdien skal være lig med 1 svarende til hver bane. EMB_Lock_err skal være 0.
	Test Case		Objektiv		Beskrivelse		Beståelseskriterier
					EMB_Locked_1 læses fra rx_status5 (0x94) registeret. EMB_Lock_err læses fra rx_err_status (0x60[19]) registeret.
	EMBA.2		Kontroller, om status for udvidet multibloklås er stabil (efter forlænget multibloklås eller indtil den elastiske buffer er frigivet) sammen med ingen ugyldig multiblok.		invalid_eomb_eoemb læses fra rx_err_status (0x60[10:9]) registeret.		invalid_eomb_eoemb skal være "00".
	EMBA.3		Tjek vognbanejusteringen.		Følgende værdier læses fra registre: elastic_buf_over_flow læses fra rx_err_status (0x60[20]) registeret. elastic_buf_full læses fra rx_status6 (0x98) registeret.		elastic_buf_over_flow skal være 0. Værdien for elastic_buf_full skal være lig med 1 svarende til hver bane.

Modtagertransportlag (TL)
For at kontrollere dataintegriteten af ​​nyttelastdatastrømmen gennem modtageren (RX) JESD204C Intel FPGA IP og transportlag, er ADC konfigureret til at ramp/PRBS testmønster. ADC'en er også indstillet til at fungere med samme konfiguration som indstillet i JESD204C Intel FPGA IP. Den ramp/PRBS-tjek i FPGA-stoffet kontrollerer ramp/PRBS-dataintegritet i et minut. RX JESD204C Intel FPGA IP-registret rx_err polles kontinuerligt til nulværdi i et minut.
Figuren nedenfor viser den konceptuelle testopsætning til kontrol af dataintegritet.

Figur 3. Dataintegritetstjek ved hjælp af Ramp/PRBS15 Checker

Tabel 3. Transportlagstestsager

Test Case	Objektiv	Beskrivelse	Beståelseskriterier
TL.1	Tjek transportlagets kortlægning af datakanalen ved hjælp af ramp testmønster.	Data_mode er indstillet til Ramp_mode. Følgende signaler læses gennem registre: crc_err læses fra rx_err_status (0x60[14]).  jrx_patchk_data_error læses fra tst_err0 registeret.	crc_err bør være lav for at bestå. jrx_patchk_data_error skulle være lav.
TL.2	Tjek transportlagets kortlægning af datakanalen ved hjælp af PRBS15-testmønsteret.	Data_mode er sat til prbs_mode. Følgende værdier læses fra registre: crc_err læses fra rx_err_status (0x60[14]). jrx_patchk_data_error læses fra tst_err0 registeret.	crc_err bør være lav for at bestå. jrx_patchk_data_error skulle være lav.

JESD204C Intel FPGA IP- og ADC-konfigurationer
JESD204C Intel FPGA IP-parametrene (L, M og F) i denne hardwarecheck er indbygget understøttet af AD9081-enheden. Transceiverens datahastighed, sampling clock og andre JESD204C parametre overholder AD908D1 driftsbetingelserne.
Hardware checkout-testen implementerer JESD204C Intel FPGA IP med følgende parameterkonfiguration.

Global indstilling for al konfiguration:

• E = 1
• CF = 0
• CS = 0
• Underklasse = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA Management Clock (MHz) = 100

Testresultater
Følgende tabel indeholder de mulige resultater og deres definition.

Tabel 4. Resultatdefinition

Resultat	Definition
PASSERE	Enheden under test (DUT) blev observeret at udvise konform adfærd.
PASS med kommentarer	DUT blev observeret at udvise konform adfærd. Der er dog inkluderet en yderligere forklaring af situationen (fample: på grund af tidsbegrænsninger blev kun en del af testen udført).

Resultat	Definition
SVIGTE	DUT blev observeret at udvise ikke-konform adfærd.
Advarsel	DUT blev observeret at udvise adfærd, der ikke anbefales.
Se kommentarer	Ud fra observationerne kunne et gyldigt bestået eller ikke fastslås. En yderligere forklaring af situationen er inkluderet.

Følgende tabel viser resultaterne for testtilfælde SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 og TL.2 med respektive værdier for L, M, F, datahastighed, sampling clock, link clock og SYSREF frekvenser.

Tabel 5. Resultat for testtilfælde SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 og TL.2

Ingen.	L	M	F	S	HD	E	N	NP	ADC Sampling ur (MHz)	FPGA-enhedsur (MHz)	FPGA Frame ur (MHz)	FPGA Linkur (MHz)	Banehastighed (Gbps)	Resultat
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Passere

Testresultatkommentarer
I hvert testtilfælde etablerer RX JESD204C Intel FPGA IP succesfuldt synkroniseringshovedjusteringen, udvidet multiblokjustering og indtil brugerdatafasen.
Intet dataintegritetsproblem observeres af Ramp og PRBS-kontrol for JESD-konfigurationer, der dækker alle fysiske baner, heller ikke observeret cyklisk redundanskontrol (CRC) og kommandoparitetsfejl.
Under visse strømcyklusser kan der opstå vognbaneforskyvningsfejl med parameterkonfigurationerne. For at undgå denne fejl skal LEMC offset-værdierne programmeres, eller du kan automatisere dette med kalibreringsfejlproceduren. Se RBD Tuning Mechanism i F-tile JESD204C IP User Guide for mere information om de juridiske værdier af LEMC offset.

Relateret information
RBD Tuning Mekanisme

Oversigt
Denne rapport viser validering af JESD204C Intel FPGA IP og PHY elektriske grænseflade med AD9081/9082 (R2 Silicon) enheden op til 24.75 Gbps for ADC. Den komplette konfiguration og hardwareopsætning er vist for at give tillid til de to enheders interoperabilitet og ydeevne.

Dokumentrevisionshistorik for AN 927: JESD204C Intel FPGA IP og ADI AD9081 MxFE* ADC interoperabilitetsrapport for Intel Agilex F-Tile-enheder

Dokumentversion	Ændringer
2022.04.25	Første udgivelse.

AN 876: JESD204C Intel® FPGA IP og ADI AD9081 MxFE* ADC interoperabilitetsrapport for Intel® Agilex® F-Tile-enheder

Dokumenter/ressourcer

intel JESD204C Intel FPGA IP og ADI AD9081 MxFE ADC interoperabilitetsrapport [pdfBrugervejledning JESD204C Intel FPGA IP og ADI AD9081 MxFE ADC interoperabilitetsrapport, JESD204C, Intel FPGA IP og ADI AD9081 MxFE ADC interoperabilitetsrapport

Referencer

• Brugermanual