JESD204C Adroddiad Rhyngweithredu Intel FPGA IP ac ADI AD9081 MxFE ADC

Gwybodaeth Cynnyrch

Y cynnyrch y cyfeirir ato yn y llawlyfr defnyddiwr yw'r JESD204C Intel FPGA IP. Mae'n gydran caledwedd a ddefnyddir ar y cyd â Bwrdd Demo Teils F-Series Intel Agilex a'r ADI AD9081-FMCA-EBZ EVM. Mae'r IP yn cael ei gychwyn yn y modd Duplex ond dim ond y llwybr derbynnydd sy'n cael ei ddefnyddio. Mae'n cynhyrchu cloc cyswllt 375 MHz a chloc ffrâm 375 MHz. Dangosir y gosodiad caledwedd ar gyfer prawf rhyngweithredu ADC yn Ffigur 1. Mae'r IP yn ei gwneud yn ofynnol i SYSREF gael ei ddarparu gan y generadur cloc sy'n dod o hyd i gloc dyfais IP FPGA IP JESD204C.

Cyfarwyddiadau Defnydd Cynnyrch

Gosod Caledwedd
I sefydlu'r caledwedd ar gyfer defnyddio'r JESD204C Intel FPGA IP, dilynwch y camau hyn:

1. Cysylltwch yr ADI AD9081-FMCA-EBZ EVM â chysylltydd FMC + Bwrdd Demo Teils-F Cyfres I Intel Agilex.
2. Sicrhewch fod y signal SYSREF yn cael ei ddarparu gan y generadur cloc sy'n dod o hyd i'r cloc dyfais IP JESD204C Intel FPGA.

Disgrifiad o'r System
Mae'r diagram lefel system yn dangos sut mae gwahanol fodiwlau wedi'u cysylltu yn y dyluniad hwn. Mae'n cynnwys Bwrdd Demo Teils F Intel Agilex-I, Dyfais Teils F Intel Agilex, RTL Lefel Uchaf, System Dylunydd Llwyfan, Generadur Patrwm, Gwiriwr Patrwm, Craidd IP Duplex IP Tile F-Tile, a chlociau a rhyngwynebau amrywiol.

Methodoleg Rhyngweithredu
Haen Cyswllt Data Derbynnydd
Mae'r maes prawf hwn yn cwmpasu'r achosion prawf ar gyfer aliniad pennawd cysoni (SHA) ac aliniad amlfloc estynedig (EMBA). Mae'r JESD204C Intel FPGA IP yn darllen cofrestrau o'r haen cyswllt data yn ystod y prawf, yn eu hysgrifennu i mewn i log files, ac yn eu gwirio ar gyfer pasio meini prawf trwy sgriptiau TCL.

JESD204C Adroddiad Rhyngweithredu Intel® FPGA IP ac ADI AD9081 MxFE* ADC ar gyfer Dyfeisiau Teils-F Intel® Agilex™

Mae IP JESD204C Intel® FPGA yn eiddo deallusol rhyngwyneb cyfresol pwynt-i-bwynt cyflymder uchel (IP).
Mae'r JESD204C Intel FPGA IP wedi cael ei brofi caledwedd gyda nifer o ddyfeisiau trawsnewidydd analog-i-ddigidol (ADC) dethol sy'n cydymffurfio â JESD204C.
Mae'r adroddiad hwn yn tynnu sylw at ryngweithredu IP FPGA Intel JESD204C gyda modiwl gwerthuso Pen blaen Signal Cymysg (MxFE*) AD9081 (EVM) o Analog Devices Inc. (ADI). Mae'r adrannau canlynol yn disgrifio'r fethodoleg desg dalu caledwedd a chanlyniadau profion.

Gwybodaeth Gysylltiedig
Teilsen-F JESD204C Canllaw Defnyddiwr IP Intel FPGA

Gofynion Caledwedd a Meddalwedd
Mae'r prawf rhyngweithredu yn gofyn am yr offer caledwedd a meddalwedd canlynol: Caledwedd

• Bwrdd Demo Teils F Cyfres I Intel Agilex™ (AGIB027R29A1E2VR0) gydag addasydd pŵer 12V
• Dyfeisiau Analog (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Parch C)
• Bwrdd Gwerthuso Skywork Si5345-D (Si5345-D-EVB)
• SMA gwrywaidd i SMP gwrywaidd
• SMP gwrywaidd i SMP cebl

Meddalwedd

• Fersiwn meddalwedd Intel Quartus® Prime Pro Edition 21.4
• AD9081_API fersiwn 1.1.0 neu fwy newydd (cymhwysiad Linux, sy'n ofynnol ar gyfer cyfluniad AD9081 EVM)

Gwybodaeth Gysylltiedig

• AD9081/AD9082 Canllaw Defnyddiwr Datblygu System
• Canllaw Defnyddwyr Bwrdd Gwerthuso Skyworks Si5345-D

Gosod Caledwedd
Mae'r JESD204C Intel FPGA IP yn syth yn y modd Duplex ond dim ond y llwybr derbynnydd sy'n cael ei ddefnyddio. Ar gyfer FCLK_MULP = 1, WIDTH_MULP = 8, S = 1, mae'r PLL craidd yn cynhyrchu cloc cyswllt 375 MHz a chloc ffrâm 375 MHz.
Defnyddir Bwrdd Demo Teils F Cyfres I Intel Agilex gyda'r ADI AD9081-FMCA-EBZ EVM sy'n gysylltiedig â chysylltydd FMC + y bwrdd datblygu. Dangosir y gosodiad caledwedd ar gyfer y prawf rhyngweithredu ADC yn y ffigur Gosod Caledwedd.- • Mae'r AD9081-FMCA-EBZ EVM yn deillio pŵer o Fwrdd Demo Teils F Cyfres I Intel Agilex trwy gysylltydd FMC+.

• Mae'r transceiver F-tile a chlociau cyfeirio PLL craidd IP JESD204C Intel FPGA yn cael eu cyflenwi gan Si5345-D-EVB trwy SMA i gebl SMP. Gosodwch MUX_DIP_SW0 yn uchel ar Fwrdd Demo Teils F Agilex-I i sicrhau bod U22 yn cymryd CLKIN1 sy'n gysylltiedig â'r cebl SMP.
• Mae'r Si5345-D-EVB yn darparu cloc cyfeirio i'r generadur cloc rhaglenadwy HMC7044 sy'n bresennol yn yr EVM AD9081 trwy SMP i gebl SMP.
• Mae'r cloc rheoli ar gyfer craidd IP JESD204C Intel FPGA yn cael ei gyflenwi gan generadur cloc rhaglenadwy Silicon Labs Si5332 sy'n bresennol ym Mwrdd Demo Teils F-Cyfres Intel Agilex I.
• Mae generadur cloc rhaglenadwy HMC7044 yn darparu cloc cyfeirio dyfais AD9081. Mae'r ddolen wedi'i chloi fesul cam (PLL) sy'n bresennol yn y ddyfais AD9081 yn cynhyrchu'r ADCs dymunolampcloc ling o'r cloc cyfeirio dyfais.
• Ar gyfer Is-ddosbarth 1, mae generadur cloc HMC7044 yn cynhyrchu'r signal SYSREF ar gyfer y ddyfais AD9081 ac ar gyfer y JESD204C Intel FPGA IP trwy'r cysylltydd FMC +.

Nac ydwte: Mae Intel yn argymell bod y SYSREF yn cael ei ddarparu gan y generadur cloc sy'n dod o hyd i gloc dyfais IP FPGA IP JESD204C.

Disgrifiad o'r System

Mae'r diagram lefel system canlynol yn dangos sut mae'r gwahanol fodiwlau wedi'u cysylltu yn y dyluniad hwn.

Ffigur 2. Diagram System

Nodiadau:

1. M yw nifer y trawsnewidyddion.
2. S yw nifer yr s a drosglwyddirampllai fesul trawsnewidydd fesul ffrâm.
3. WIDTH_MULP yw'r lluosydd lled data rhwng yr haen cymhwysiad a'r haen gludo.
4. N yw nifer y darnau trosi fesul trawsnewidydd.
5. CS yw nifer y darnau rheoli fesul trosiad samples.

Yn y gosodiad hwn, ar gyfer example L = 8, M = 4, ac F = 1, cyfradd data lonydd transceiver yw 24.75 Gbps.
Mae'r Si5332 OUT1 yn cynhyrchu cloc 100 MHz i mgmt_clk. Mae Si5345-D-EVB yn cynhyrchu dau amledd cloc, 375 MHz a 100 MHz. Mae'r 375 MHz yn cael ei gyflenwi i'r amlblecsydd wedi'i fewnosod ym Mwrdd Demo Teils F Cyfres I Intel Agilex trwy borthladd SMA J19. Mae cloc allbwn yr amlblecsydd wedi'i fewnosod yn gyrru'r cloc cyfeirio transceiver F-tile (refclk_xcvr) a chloc cyfeirio PLL craidd IP JESD204C Intel FPGA (refclk_core). Mae 100 MHz o Si5345-D-EVB wedi'i gysylltu â generadur cloc rhaglenadwy HMC7044 sy'n bresennol yn yr AD9081 EVM fel mewnbwn y cloc
(EXT_HMCREF).

Mae'r HCM7044 yn cynhyrchu signal SYSREF cyfnodol o 11.71875 MHz trwy'r Cysylltydd FMC.
Mae'r JESD204C Intel FPGA IP yn syth yn y modd Duplex ond dim ond y llwybr derbynnydd sy'n cael ei ddefnyddio.

Methodoleg Rhyngweithredu
Mae'r adran ganlynol yn disgrifio amcanion y prawf, y weithdrefn, a'r meini prawf pasio. Mae'r prawf yn cwmpasu'r meysydd canlynol:

• Haen cyswllt data derbynnydd
• Haen cludo derbynnydd

Haen Cyswllt Data Derbynnydd
Mae'r maes prawf hwn yn cwmpasu'r achosion prawf ar gyfer aliniad pennawd cysoni (SHA) ac aliniad amlfloc estynedig (EMBA).
Ar gychwyn cyswllt, ar ôl ailosod y derbynnydd, mae'r JESD204C Intel FPGA IP yn dechrau chwilio am y ffrwd pennawd cysoni sy'n cael ei drosglwyddo gan y ddyfais. Mae'r cofrestrau canlynol o haen cyswllt data yn cael eu darllen yn ystod y prawf, wedi'u hysgrifennu mewn log files, ac wedi'i ddilysu ar gyfer pasio meini prawf trwy sgriptiau TCL.

Gwybodaeth Gysylltiedig
Teilsen-F JESD204C Canllaw Defnyddiwr IP Intel FPGA

Aliniad Pennawd Cysoni (SHA)
Tabl 1. Achosion Prawf Aliniad Pennawd Cysoni

Achos Prawf	Amcan	Disgrifiad	Pasio Meini Prawf
SHA.1	Gwiriwch a yw Sync Header Lock yn cael ei haeru ar ôl cwblhau'r dilyniant ailosod.	Darllenir y signalau canlynol o gofrestrau: Darllenir CDR_Lock o'r gofrestr rx_status3 (0x8C). Darllenir SH_Locked o'r gofrestr rx_status4 (0x90). jrx_sh_err_status yn cael ei ddarllen o'r gofrestr rx_err_status (0x60).	Dylid honni bod CDR_Lock a SH_LOCK yn uchel sy'n cyfateb i nifer y lonydd. Dylai jrx_sh_err_status fod  Mae'r meysydd bit yn jrx_sh_err_status yn gwirio ar gyfer sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, a cdr_locked_err.
SHA.2	Gwiriwch statws Clo Pennawd Sync ar ôl cyflawni clo pennawd cysoni (neu yn ystod y cyfnod Aliniad Aml-Bloc Estynedig) a sefydlog.	invalid_sync_header yn cael ei ddarllen ar gyfer statws clo Pennawd Sync o'r gofrestr (0x60[8]).	dylai statws invalid_sync_header fod yn 0.

Aliniad Amlfloc Estynedig (EMBA)

Tabl 2. Achosion Prawf Aliniad Amlfloc Estynedig

Achos Prawf		Amcan		Disgrifiad		Pasio Meini Prawf
EMBA.1		Gwiriwch a yw'r Clo Amlfloc Estynedig yn cael ei haeru dim ond ar ôl yr honiad o Sync Header Lock.		Darllenir y signalau canlynol trwy gofrestrau:		Dylai'r gwerth EMB_Locked_1 fod yn hafal i 1 yn cyfateb i bob lôn. Dylai EMB_Lock_err fod yn 0.
	Achos Prawf		Amcan		Disgrifiad		Pasio Meini Prawf
					Darllenir EMB_Locked_1 o'r gofrestr rx_status5 (0x94). Darllenir EMB_Lock_err o'r gofrestr rx_err_status (0x60[19]).
	EMBA.2		Gwiriwch a yw'r statws Clo Multiblock Estynedig yn sefydlog (ar ôl clo amlbloc estynedig neu nes bod y byffer elastig yn cael ei ryddhau) ynghyd â dim multiblock annilys.		darllenir invalid_eomb_eoemb o'r gofrestr rx_err_status (0x60[10:9]).		dylai invalid_eomb_eoemb fod yn “00”.
	EMBA.3		Gwiriwch aliniad y lôn.		Darllenir y gwerthoedd canlynol o gofrestrau: elastic_buf_over_flow yn cael ei ddarllen o'r gofrestr rx_err_status (0x60[20]). elastig_buf_full yn cael ei ddarllen o'r gofrestr rx_status6 (0x98).		dylai elastig_buf_over_flow fod yn 0. Dylai'r gwerth elastic_buf_full fod yn hafal i 1 sy'n cyfateb i bob lôn.

Haen Cludiant Derbynnydd (TL)
Er mwyn gwirio cywirdeb data'r llif data llwyth tâl trwy'r derbynnydd (RX) JESD204C Intel FPGA IP a haen trafnidiaeth, mae'r ADC wedi'i ffurfweddu i ramppatrwm prawf /PRBS. Disgwylir i'r ADC hefyd weithredu gyda'r un ffurfweddiad ag a osodwyd yn y JESD204C Intel FPGA IP. Yr rampMae gwiriwr PRBS yn ffabrig FPGA yn gwirio'r ramp/Cywirdeb data PRBS am un funud. Mae cofrestr IP RX JESD204C Intel FPGA rx_err yn cael ei holi'n barhaus am werth sero am un funud.
Mae'r ffigur isod yn dangos y gosodiad prawf cysyniadol ar gyfer gwirio cywirdeb data.

Ffigur 3. Gwirio Cywirdeb Data Gan Ddefnyddio Ramp/Gwiriwr PRBS15

Tabl 3. Achosion Prawf Haen Trafnidiaeth

Achos Prawf	Amcan	Disgrifiad	Pasio Meini Prawf
TL.1	Gwiriwch fapio haenau trafnidiaeth y sianel ddata gan ddefnyddio ramp patrwm prawf.	Mae data_mode wedi'i osod i Ramp_ modd. Darllenir y signalau canlynol trwy gofrestrau: crc_err yn cael ei ddarllen o'r rx_err_status (0x60[14]).  jrx_patchk_data_error yn cael ei ddarllen o'r gofrestr tst_err0.	Dylai crc_err fod yn isel i basio. Dylai jrx_patchk_data_error fod yn isel.
TL.2	Gwiriwch fapio haenau trafnidiaeth y sianel ddata gan ddefnyddio patrwm prawf PRBS15.	Mae modd_data wedi'i osod i prbs_mode. Darllenir y gwerthoedd canlynol o gofrestrau: crc_err yn cael ei ddarllen o'r rx_err_status (0x60[14]). jrx_patchk_data_error yn cael ei ddarllen o'r gofrestr tst_err0.	Dylai crc_err fod yn isel i basio. Dylai jrx_patchk_data_error fod yn isel.

JESD204C Cyfluniadau IP FPGA Intel ac ADC
Mae paramedrau IP FPGA Intel JESD204C (L, M, ac F) yn y ddesg dalu caledwedd hon yn cael eu cefnogi'n frodorol gan ddyfais AD9081. Mae'r gyfradd data transceiver, sampcloc ling, a pharamedrau JESD204C eraill yn cydymffurfio ag amodau gweithredu AD908D1.
Mae'r profion til caledwedd yn gweithredu'r JESD204C Intel FPGA IP gyda'r cyfluniad paramedr canlynol.

Gosodiad byd-eang ar gyfer pob ffurfweddiad:

• E = 1
• CF = 0
• CS = 0
• Is-ddosbarth = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Cloc Rheoli FPGA (MHz) = 100

Canlyniadau Profion
Mae'r tabl canlynol yn cynnwys y canlyniadau posibl a'u diffiniad.

Tabl 4. Diffiniad o'r Canlyniadau

Canlyniad	Diffiniad
LLWYDDIANT	Gwelwyd bod y Dyfais Dan Brawf (DUT) yn arddangos ymddygiad cydymffurfio.
LLWYDDO gyda sylwadau	Gwelwyd bod y DUT yn arddangos ymddygiad cydymffurfio. Fodd bynnag, mae esboniad ychwanegol o'r sefyllfa wedi'i gynnwys (example: oherwydd cyfyngiadau amser, dim ond cyfran o'r profion a gyflawnwyd).

Canlyniad	Diffiniad
METHU	Gwelwyd bod y DUT yn arddangos ymddygiad anghydffurfiol.
Rhybudd	Gwelwyd bod y DUT yn arddangos ymddygiad nad yw'n cael ei argymell.
Cyfeiriwch at sylwadau	O'r arsylwadau, ni ellid pennu llwyddiant neu fethiant dilys. Cynhwysir esboniad ychwanegol o'r sefyllfa.

Mae'r tabl canlynol yn dangos y canlyniadau ar gyfer achosion prawf SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, a TL.2 gyda gwerthoedd priodol L, M, F, cyfradd data, sampcloc ling, cloc cyswllt, ac amleddau SYSREF.

Tabl 5. Canlyniad ar gyfer Achosion Prawf SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, a TL.2

Nac ydw.	L	M	F	S	HD	E	N	NP	ADC SampCloc ling (MHz)	Cloc Dyfais FPGA (MHz)	FPGA Cloc Ffrâm (MHz)	FPGA Cloc Cyswllt (MHz)	Cyfradd Lôn (Gbps)	Canlyniad
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Pasio

Sylwadau Canlyniad Prawf
Ym mhob achos prawf, mae'r RX JESD204C Intel FPGA IP yn llwyddo i sefydlu aliniad pennawd cysoni, aliniad aml-floc estynedig, a hyd at gyfnod data defnyddwyr.
Nid oes unrhyw fater cywirdeb data yn cael ei arsylwi gan y Ramp a gwiriwr PRBS ar gyfer cyfluniadau JESD sy'n cwmpasu pob lôn ffisegol, hefyd ni welir gwiriad diswyddo cylchol (CRC) a chamgymeriad cydraddoldeb gorchymyn.
Yn ystod rhai cylchoedd pŵer, efallai y bydd gwall desg lôn yn ymddangos gyda chyfluniadau'r paramedr. Er mwyn osgoi'r gwall hwn, dylid rhaglennu gwerthoedd gwrthbwyso LEMC neu gallwch chi awtomeiddio hyn gyda'r weithdrefn ysgubo graddnodi. I gael rhagor o wybodaeth am werthoedd cyfreithiol gwrthbwyso LEMC, cyfeiriwch at Mecanwaith Tiwnio RBD yng Nghanllaw Defnyddiwr IP teils-F JESD204C.

Gwybodaeth Gysylltiedig
Mecanwaith Tiwnio RBD

Crynodeb
Mae'r adroddiad hwn yn dangos dilysiad rhyngwyneb trydanol JESD204C Intel FPGA IP a PHY gyda'r ddyfais AD9081/9082 (R2 Silicon) hyd at 24.75 Gbps ar gyfer ADC. Dangosir bod y cyfluniad cyflawn a'r gosodiad caledwedd yn rhoi hyder i ryngweithredu a pherfformiad y ddwy ddyfais.

Hanes Adolygu Dogfennau ar gyfer AN 927: JESD204C Adroddiad Rhyngweithredu Intel FPGA IP ac ADI AD9081 MxFE* ADC ar gyfer Dyfeisiau Teils-F Intel Agilex

Fersiwn y Ddogfen	Newidiadau
2022.04.25	Rhyddhad cychwynnol.

AN 876: JESD204C Intel® FPGA IP ac ADI AD9081 MxFE* Adroddiad Rhyngweithredu ADC ar gyfer Dyfeisiau Teils-F Intel® Agilex®

Dogfennau / Adnoddau

intel JESD204C Adroddiad Rhyngweithredu Intel FPGA IP ac ADI AD9081 MxFE ADC [pdfCanllaw Defnyddiwr JESD204C Adroddiad Rhyngweithredu Intel FPGA IP ac ADI AD9081 MxFE ADC, JESD204C, Intel FPGA IP ac ADI AD9081 Adroddiad Rhyngweithredu MxFE ADC

Cyfeiriadau

• Llawlyfr Defnyddiwr