JESD204C Intel FPGA IP и ADI AD9081 MxFE ADC доклад за оперативна съвместимост

Информация за продукта

Продуктът, посочен в ръководството за потребителя, е JESD204C Intel FPGA IP. Това е хардуерен компонент, който се използва заедно с демонстрационната платка Intel Agilex I-Series F-Tile и ADI AD9081-FMCA-EBZ EVM. IP се инстанцира в дуплексен режим, но се използва само пътят на приемника. Той генерира 375 MHz тактова честота на връзката и 375 MHz тактова честота на рамката. Хардуерната настройка за теста за оперативна съвместимост на ADC е показана на Фигура 1. IP изисква SYSREF да бъде осигурен от тактовия генератор, който генерира часовника на JESD204C Intel FPGA IP устройство.

Инструкции за употреба на продукта

Хардуерна настройка
За да настроите хардуера за използване на JESD204C Intel FPGA IP, изпълнете следните стъпки:

1. Свържете ADI AD9081-FMCA-EBZ EVM към FMC+ конектора на Intel Agilex I-Series F-Tile Demo Board.
2. Уверете се, че сигналът SYSREF се предоставя от генератора на часовник, който генерира часовника на JESD204C Intel FPGA IP устройство.

Описание на системата
Диаграмата на системно ниво показва как различните модули са свързани в този дизайн. Той включва демонстрационна платка Intel Agilex-I F-tile, устройство Intel Agilex F-tile, RTL от най-високо ниво, система за проектиране на платформа, генератор на шаблони, проверка на шаблони, F-Tile JESD204C Duplex IP Core и различни часовници и интерфейси.

Методология за оперативна съвместимост
Приемник Data Link Layer
Тази тестова област обхваща тестовите случаи за синхронизиращо заглавие (SHA) и разширено мултиблоково подравняване (EMBA). JESD204C Intel FPGA IP чете регистри от слоя за връзка с данни по време на теста, записва ги в журнал files и ги проверява за предаване на критерии през TCL скриптове.

JESD204C Intel® FPGA IP и ADI AD9081 MxFE* ADC Доклад за оперативна съвместимост за Intel® Agilex™ F-tile устройства

JESD204C Intel® FPGA IP е високоскоростен сериен интерфейс от точка до точка, интелектуална собственост (IP).
JESD204C Intel FPGA IP е хардуерно тестван с няколко избрани JESD204C съвместими аналогово-цифрови преобразуватели (ADC).
Този доклад подчертава оперативната съвместимост на JESD204C Intel FPGA IP с модула за оценка (EVM) AD9081 Mixed Signal Front End (MxFE*) от Analog Devices Inc. (ADI). Следващите раздели описват методологията за проверка на хардуера и резултатите от тестовете.

Свързана информация
F-tile JESD204C Intel FPGA IP Ръководство за потребителя

Хардуерни и софтуерни изисквания
Тестът за оперативна съвместимост изисква следните хардуерни и софтуерни инструменти: Хардуер

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) с 12V захранващ адаптер
• Аналогови устройства (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Платка за оценка Skywork Si5345-D (Si5345-D-EVB)
• SMA мъжки към SMP мъжки
• SMP мъжки към SMP кабел

Софтуер

• Intel Quartus® Prime Pro Edition версия на софтуера 21.4
• AD9081_API версия 1.1.0 или по-нова (Linux приложение, необходимо за AD9081 EVM конфигурация)

Свързана информация

• AD9081/AD9082 Ръководство за потребителя за разработка на системата
• Ръководство за потребителя на борда за оценка Skyworks Si5345-D

Хардуерна настройка
JESD204C Intel FPGA IP се създава в дуплексен режим, но се използва само пътят на приемника. За FCLK_MULP =1, WIDTH_MULP = 8, S = 1, основният PLL генерира 375 MHz тактова честота на връзката и 375 MHz тактова честота на рамката.
Използва се демо платка Intel Agilex I-серия F-Tile с ADI AD9081-FMCA-EBZ EVM, свързан към конектора FMC+ на платката за разработка. Хардуерната настройка за теста за оперативна съвместимост на ADC е показана на фигурата за хардуерна настройка.- • AD9081-FMCA-EBZ EVM извлича захранване от Intel Agilex I-Series F-Tile Demo Board чрез FMC+ конектор.

• Трансивърът F-tile и JESD204C Intel FPGA IP core PLL референтни часовници се доставят от Si5345-D-EVB чрез SMA към SMP кабел. Задайте MUX_DIP_SW0 на високо ниво на Agilex-I F-Tile Demo Board, за да сте сигурни, че U22 приема CLKIN1, който е свързан към SMP кабела.
• Si5345-D-EVB осигурява референтен часовник към програмируемия часовников генератор HMC7044, присъстващ в AD9081 EVM чрез SMP към SMP кабел.
• Часовникът за управление за JESD204C Intel FPGA IP ядро ​​се доставя от Si5332 програмируем генератор на часовник на Silicon Labs, присъстващ в демонстрационната платка Intel Agilex I-Series F-tile.
• Генераторът на програмируем часовник HMC7044 осигурява референтния часовник на устройството AD9081. Фазово заключената верига (PLL), присъстваща в устройството AD9081, генерира желаните ADCampling часовник от референтния часовник на устройството.
• За Подклас 1 генераторът на часовник HMC7044 генерира сигнала SYSREF за устройството AD9081 и за JESD204C Intel FPGA IP чрез конектора FMC+.

неte: Intel препоръчва SYSREF да бъде осигурен от тактовия генератор, който генерира часовника на FPGA IP устройство JESD204C Intel.

Описание на системата

Следващата диаграма на системно ниво показва как различните модули са свързани в този дизайн.

Фигура 2. Диаграма на системата

Бележки:

1. M е броят на конверторите.
2. S е броят на предадените samples на конвертор на кадър.
3. WIDTH_MULP е множителят на ширината на данните между приложния слой и транспортния слой.
4. N е броят битове за преобразуване на конвертор.
5. CS е броят на контролните битове за преобразуване sampлес.

В тази настройка, напрample L = 8, M = 4 и F = 1, скоростта на данни на трансивърните ленти е 24.75 Gbps.
Si5332 OUT1 генерира 100 MHz часовник към mgmt_clk. Si5345-D-EVB генерира две тактови честоти, 375 MHz и 100 MHz. 375 MHz се доставят на вградения мултиплексор в F-tile Demo Board на Intel Agilex I-Series през J19 SMA порта. Изходният такт на вградения мултиплексор задвижва референтния такт на трансивъра F-плочка (refclk_xcvr) и референтния такт на PLL ядрото на JESD204C Intel FPGA IP (refclk_core). 100 MHz от Si5345-D-EVB е свързан към HMC7044 програмируем часовников генератор, присъстващ в AD9081 EVM като часовников вход
(EXT_HMCREF).

HCM7044 генерира периодичен SYSREF сигнал от 11.71875 MHz през FMC конектора.
JESD204C Intel FPGA IP се създава в дуплексен режим, но се използва само пътят на приемника.

Методология за оперативна съвместимост
Следващият раздел описва целите на теста, процедурата и критериите за преминаване. Тестът обхваща следните области:

• Слой на връзката за данни на приемника
• Транспортен слой на приемника

Приемник Data Link Layer
Тази тестова област обхваща тестовите случаи за синхронизиращо заглавие (SHA) и разширено мултиблоково подравняване (EMBA).
При стартиране на връзката, след нулиране на приемника, JESD204C Intel FPGA IP започва да търси синхронизиращия поток от заглавки, който се предава от устройството. Следните регистри от слоя за връзка с данни се четат по време на теста и се записват в журнала files и проверени за преминаване на критерии през TCL скриптове.

Свързана информация
F-tile JESD204C Intel FPGA IP Ръководство за потребителя

Синхронизиране на подравняването на заглавката (SHA)
Таблица 1. Тестови случаи за подравняване на синхронизиран хедър

Тестов случай	Обективна	Описание	Критерии за преминаване
SHA.1	Проверете дали Sync Header Lock е заявено след завършване на последователността за нулиране.	От регистрите се четат следните сигнали: CDR_Lock се чете от регистъра rx_status3 (0x8C). SH_Locked се чете от регистър rx_status4 (0x90). jrx_sh_err_status се чете от регистъра rx_err_status (0x60).	CDR_Lock и SH_LOCK трябва да бъдат установени на високо, съответстващо на броя на лентите. jrx_sh_err_status трябва да бъде  Битовите полета в jrx_sh_err_status проверяват за sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err и cdr_locked_err.
SHA.2	Проверете състоянието на заключване на заглавката на синхронизирането след постигане на заключване на заглавка на синхронизиране (или по време на фазата на разширено многоблоково подравняване) и стабилно.	invalid_sync_header се чете за състояние на заключване на Sync Header от регистър (0x60[8]).	invalid_sync_header състояние трябва да бъде 0.

Разширено многоблоково подравняване (EMBA)

Таблица 2. Разширени тестови случаи за подравняване на множество блокове

Тестов случай		Обективна		Описание		Критерии за преминаване
EMBA.1		Проверете дали разширеното многоблоково заключване се заявява само след потвърждаването на заключване на заглавката за синхронизиране.		Чрез регистрите се четат следните сигнали:		Стойността EMB_Locked_1 трябва да бъде равна на 1, съответстваща на всяка лента. EMB_Lock_err трябва да е 0.
	Тестов случай		Обективна		Описание		Критерии за преминаване
					EMB_Locked_1 се чете от регистъра rx_status5 (0x94). EMB_Lock_err се чете от регистъра rx_err_status (0x60[19]).
	EMBA.2		Проверете дали състоянието на разширено многоблоково заключване е стабилно (след разширено мултиблоково заключване или докато еластичният буфер бъде освободен) заедно с липса на невалиден мултиблок.		invalid_eomb_eoemb се чете от регистъра rx_err_status (0x60[10:9]).		invalid_eomb_eoemb трябва да бъде „00“.
	EMBA.3		Проверете подравняването на платното.		Следните стойности се четат от регистрите: elastic_buf_over_flow се чете от регистъра rx_err_status (0x60[20]). elastic_buf_full се чете от регистъра rx_status6 (0x98).		elastic_buf_over_flow трябва да бъде 0. Стойността elastic_buf_full трябва да бъде равна на 1, съответстваща на всяка лента.

Транспортен слой на приемника (TL)
За да проверите целостта на данните на потока от данни за полезен товар през приемника (RX) JESD204C Intel FPGA IP и транспортния слой, ADC е конфигуриран да ramp/PRBS тестов модел. ADC също е настроен да работи със същата конфигурация, както е зададена в JESD204C Intel FPGA IP. Ramp/PRBS проверка в FPGA тъканта проверява ramp/PRBS целостта на данните за една минута. RX JESD204C Intel FPGA IP регистър rx_err се запитва непрекъснато за нулева стойност за една минута.
Фигурата по-долу показва концептуалната тестова настройка за проверка на целостта на данните.

Фигура 3. Проверка на целостта на данните с помощта на Ramp/PRBS15 Проверка

Таблица 3. Тестови случаи на транспортен слой

Тестов случай	Обективна	Описание	Критерии за преминаване
TL.1	Проверете картографирането на транспортния слой на канала за данни с помощта на ramp тестов образец.	Data_mode е зададен на Ramp_режим. Чрез регистрите се четат следните сигнали: crc_err се чете от rx_err_status (0x60[14]).  jrx_patchk_data_error се чете от регистъра tst_err0.	crc_err трябва да е нисък, за да премине. jrx_patchk_data_error трябва да е ниско.
TL.2	Проверете картографирането на транспортния слой на канала за данни, като използвате тестовия шаблон PRBS15.	Data_mode е зададен на prbs_mode. Следните стойности се четат от регистрите: crc_err се чете от rx_err_status (0x60[14]). jrx_patchk_data_error се чете от регистъра tst_err0.	crc_err трябва да е нисък, за да премине. jrx_patchk_data_error трябва да е ниско.

JESD204C Intel FPGA IP и ADC конфигурации
IP параметрите на JESD204C Intel FPGA (L, M и F) в тази проверка на хардуера се поддържат първоначално от устройството AD9081. Скоростта на предаване на данни, sampчасовник и други параметри на JESD204C отговарят на работните условия на AD908D1.
Тестването за проверка на хардуера прилага JESD204C Intel FPGA IP със следната конфигурация на параметрите.

Глобална настройка за всички конфигурации:

• E = 1 г
• CF = 0
• CS = 0
• Подклас = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Тактова честота за управление на FPGA (MHz) = 100

Резултати от теста
Следната таблица съдържа възможните резултати и тяхната дефиниция.

Таблица 4. Дефиниция на резултатите

Резултат	Определение
МИНАВАНЕ	Беше наблюдавано, че тестваното устройство (DUT) показва съвместимо поведение.
МИНАВАНЕ с коментари	Беше наблюдавано, че DUT проявява съвместимо поведение. Въпреки това е включено допълнително обяснение на ситуацията (напрample: поради ограничения във времето беше извършено само част от тестването).

Резултат	Определение
НЕУСПЕХ	Беше наблюдавано, че DUT проявява несъответстващо поведение.
Предупреждение	Беше наблюдавано, че DUT проявява поведение, което не се препоръчва.
Обърнете се към коментарите	От наблюденията не може да се определи валидно преминаване или неуспех. Включено е допълнително обяснение на ситуацията.

Следващата таблица показва резултатите за тестови случаи SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 и TL.2 със съответните стойности на L, M, F, скорост на данни, сampling clock, link clock и SYSREF честоти.

Таблица 5. Резултат за тестови случаи SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 и TL.2

не	L	M	F	S	HD	E	N	NP	ADC Sampчасовник (MHz)	Честота на FPGA устройство (MHz)	FPGA Честота на кадрите (MHz)	FPGA Честота на връзката (MHz)	Скорост на лентата (Gbps)	Резултат
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Пас

Коментари за резултатите от теста
Във всеки тестов случай RX JESD204C Intel FPGA IP успешно установява подравняването на заглавката за синхронизиране, разширеното многоблоково подравняване и до фазата на потребителските данни.
Не се наблюдава проблем с целостта на данните от Ramp и PRBS проверка за JESD конфигурации, покриващи всички физически ленти, също така не се наблюдава циклична проверка на излишъка (CRC) и грешка в командния паритет.
По време на определени цикли на захранване може да се появи грешка при изкривяване на лентата с конфигурациите на параметрите. За да избегнете тази грешка, стойностите на отместването на LEMC трябва да бъдат програмирани или можете да автоматизирате това с процедурата за почистване на калибриране. За повече информация относно правните стойности на отместването на LEMC вижте Механизма за настройка на RBD в ръководството за потребителя на F-tile JESD204C IP.

Свързана информация
Механизъм за настройка на RBD

Резюме
Този отчет показва валидиране на JESD204C Intel FPGA IP и PHY електрически интерфейс с AD9081/9082 (R2 Silicon) устройство до 24.75 Gbps за ADC. Пълната конфигурация и настройка на хардуера са показани, за да осигурят увереност в оперативната съвместимост и производителността на двете устройства.

История на ревизиите на документа за AN 927: JESD204C Intel FPGA IP и ADI AD9081 MxFE* Доклад за оперативна съвместимост на ADC за устройства Intel Agilex F-Tile

Версия на документа	Промени
2022.04.25	Първоначално издание.

AN 876: JESD204C Intel® FPGA IP и ADI AD9081 MxFE* Доклад за оперативна съвместимост на ADC за устройства Intel® Agilex® F-Tile

Документи / Ресурси

intel JESD204C Intel FPGA IP и ADI AD9081 MxFE ADC Доклад за оперативна съвместимост [pdf] Ръководство за потребителя JESD204C Intel FPGA IP и ADI AD9081 MxFE ADC доклад за оперативна съвместимост, JESD204C, Intel FPGA IP и ADI AD9081 MxFE ADC доклад за оперативна съвместимост

Референции

• Ръководство за потребителя