JESD204C Intel FPGA IP və ADI AD9081 MxFE ADC Qarşılıqlı Əməliyyat Hesabatı

Məhsul haqqında məlumat

İstifadəçi təlimatında istinad edilən məhsul JESD204C Intel FPGA IP-dir. Bu, Intel Agilex I-Series F-Tile Demo Board və ADI AD9081-FMCA-EBZ EVM ilə birlikdə istifadə olunan aparat komponentidir. IP Dupleks rejimində yaradılır, lakin yalnız qəbuledici yolundan istifadə olunur. 375 MHz keçid saatı və 375 MHz çərçivə saatı yaradır. ADC qarşılıqlı fəaliyyət testi üçün aparat quraşdırması Şəkil 1-də göstərilmişdir. İP SYSREF-in JESD204C Intel FPGA IP cihazının saatını qaynaq edən saat generatoru tərəfindən təmin edilməsini tələb edir.

Məhsuldan İstifadə Təlimatları

Avadanlıq Quraşdırma
JESD204C Intel FPGA IP-dən istifadə etmək üçün avadanlığı qurmaq üçün bu addımları yerinə yetirin:

1. ADI AD9081-FMCA-EBZ EVM-ni Intel Agilex I-Series F-Tile Demo Board-un FMC+ konnektoruna qoşun.
2. SYSREF siqnalının JESD204C Intel FPGA IP cihazının saatını təmin edən saat generatoru tərəfindən təmin olunduğundan əmin olun.

Sistemin təsviri
Sistem səviyyəli diaqram müxtəlif modulların bu dizaynda necə birləşdirildiyini göstərir. Buraya Intel Agilex-I F-kafel Demo lövhəsi, Intel Agilex F-kafel Cihazı, Yüksək Səviyyəli RTL, Platforma Dizayner Sistemi, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core və müxtəlif saatlar və interfeyslər daxildir.

Qarşılıqlı fəaliyyət metodologiyası
Receiver Data Link Layer
Bu test sahəsi sinxron başlıq hizalanması (SHA) və uzadılmış çoxbloklu hizalama (EMBA) üçün sınaq hallarını əhatə edir. JESD204C Intel FPGA IP test zamanı verilənlərin keçid qatından registrləri oxuyur, onları jurnala yazır. files və onları TCL skriptləri vasitəsilə meyarların keçməsi üçün yoxlayır.

JESD204C Intel® FPGA IP və Intel® Agilex™ F-kafel Cihazları üçün ADI AD9081 MxFE* ADC Birlikdə Fəaliyyət Hesabatı

JESD204C Intel® FPGA IP yüksək sürətli nöqtədən nöqtəyə seriyalı interfeys intellektual mülkiyyətidir (IP).
JESD204C Intel FPGA IP bir neçə seçilmiş JESD204C uyğun analoqdan rəqəmsal çevirici (ADC) cihazları ilə aparat tərəfindən sınaqdan keçirilmişdir.
Bu hesabat JESD204C Intel FPGA IP-nin Analog Devices Inc. (ADI) şirkətinin AD9081 Qarışıq Siqnal Ön Sonu (MxFE*) qiymətləndirmə modulu (EVM) ilə qarşılıqlı fəaliyyət qabiliyyətini vurğulayır. Aşağıdakı bölmələr aparatın yoxlanılması metodologiyasını və sınaq nəticələrini təsvir edir.

Əlaqədar Məlumat
F-kafel JESD204C Intel FPGA IP İstifadəçi Təlimatı

Aparat və Proqram Tələbləri
Qarşılıqlı işləmə testi aşağıdakı aparat və proqram vasitələrini tələb edir: Aparat

• 027V güc adapteri ilə Intel Agilex™ I-Series F-kafel Demo lövhəsi (AGIB29R1A2E0VR12)
• Analoq Cihazlar (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D Qiymətləndirmə Şurası (Si5345-D-EVB)
• SMA kişidən SMP kişiyə
• SMP kişidən SMP kabelinə

Proqram təminatı

• Intel Quartus® Prime Pro Edition proqram təminatı versiyası 21.4
• AD9081_API versiyası 1.1.0 və ya daha yeni (Linux proqramı, AD9081 EVM konfiqurasiyası üçün tələb olunur)

Əlaqədar Məlumat

• AD9081/AD9082 Sistem İnkişafı İstifadəçi Təlimatı
• Skyworks Si5345-D Qiymətləndirmə Şurasının İstifadəçi Təlimatı

Avadanlıq Quraşdırma
JESD204C Intel FPGA IP Dupleks rejimində yaradılmışdır, lakin yalnız qəbuledici yolundan istifadə olunur. FCLK_MULP =1, WIDTH_MULP = 8, S = 1 üçün əsas PLL 375 MHz keçid saatı və 375 MHz kadr saatı yaradır.
Intel Agilex I-Series F-Tile Demo Board, inkişaf lövhəsinin FMC+ konnektoruna qoşulmuş ADI AD9081-FMCA-EBZ EVM ilə istifadə olunur. ADC qarşılıqlı fəaliyyət testi üçün aparat quraşdırması Avadanlıq Quraşdırma rəqəmində göstərilmişdir.- • AD9081-FMCA-EBZ EVM gücü FMC+ konnektoru vasitəsilə Intel Agilex I-Series F-Tile Demo Board-dan alır.

• F-kafel qəbuledicisi və JESD204C Intel FPGA IP əsas PLL istinad saatları SMA-dan SMP kabelinə Si5345-D-EVB tərəfindən təmin edilir. U0-nin SMP kabelinə qoşulmuş CLKIN22-i qəbul etməsini təmin etmək üçün Agilex-I F-Tile Demo Board-da MUX_DIP_SW1-i yüksək səviyyəyə qoyun.
• Si5345-D-EVB, SMP-dən SMP kabelinə qədər AD7044 EVM-də mövcud olan HMC9081 proqramlaşdırıla bilən saat generatoruna istinad saatı təqdim edir.
• JESD204C Intel FPGA IP nüvəsi üçün idarəetmə saatı, Intel Agilex I-Series F-kafel Demo lövhəsində mövcud olan Silicon Labs Si5332 proqramlaşdırıla bilən saat generatoru tərəfindən təmin edilir.
• HMC7044 proqramlaşdırıla bilən saat generatoru AD9081 cihazının istinad saatını təmin edir. AD9081 cihazında mövcud olan faza kilidlənmiş dövrə (PLL) istənilən ADC-ni yaradırampcihazın istinad saatından ling saatı.
• Alt sinif 1 üçün HMC7044 saat generatoru FMC+ konnektoru vasitəsilə AD9081 cihazı və JESD204C Intel FPGA IP üçün SYSREF siqnalını yaradır.

yoxte: Intel SYSREF-in JESD204C Intel FPGA IP cihazının saatını təmin edən saat generatoru tərəfindən təmin edilməsini tövsiyə edir.

Sistemin təsviri

Aşağıdakı sistem səviyyəli diaqram müxtəlif modulların bu dizaynda necə birləşdirildiyini göstərir.

Şəkil 2. Sistem diaqramı

Qeydlər:

1. M çeviricilərin sayıdır.
2. S ötürülən s sayıdırampÇərçivə üçün hər bir çevirici üçün les.
3. WIDTH_MULP tətbiq təbəqəsi ilə nəqliyyat təbəqəsi arasında məlumat eni çarpanıdır.
4. N - hər bir konvertor üçün çevrilmə bitlərinin sayı.
5. CS, hər bir çevrilmə üçün nəzarət bitlərinin sayıdıramples.

Bu quraşdırmada, məsələnample L = 8, M = 4 və F = 1, ötürücü zolaqların məlumat sürəti 24.75 Gbps-dir.
Si5332 OUT1 mgmt_clk-ə 100 MHz saat yaradır. Si5345-D-EVB iki saat tezliyi yaradır, 375 MHz və 100 MHz. 375 MHz tezliyi J19 SMA portu vasitəsilə Intel Agilex I-Series F-kafel Demo lövhəsində quraşdırılmış multipleksora verilir. Daxil edilmiş multipleksorun çıxış saatı F-kafel qəbuledicisinin istinad saatını (refclk_xcvr) və JESD204C Intel FPGA IP nüvə PLL istinad saatını (refclk_core) idarə edir. Si100-D-EVB-dən 5345 MHz saat girişi kimi AD7044 EVM-də mövcud olan HMC9081 proqramlaşdırıla bilən saat generatoruna qoşulur.
(EXT_HMCREF).

HCM7044 FMC Konnektoru vasitəsilə 11.71875 MHz dövri SYSREF siqnalı yaradır.
JESD204C Intel FPGA IP Dupleks rejimində yaradılmışdır, lakin yalnız qəbuledici yolundan istifadə olunur.

Qarşılıqlı fəaliyyət metodologiyası
Aşağıdakı bölmə test məqsədləri, proseduru və keçid meyarlarını təsvir edir. Test aşağıdakı sahələri əhatə edir:

• Qəbuledici məlumat bağlantısı təbəqəsi
• Qəbuledici nəqliyyat təbəqəsi

Receiver Data Link Layer
Bu test sahəsi sinxron başlıq hizalanması (SHA) və uzadılmış çoxbloklu hizalama (EMBA) üçün sınaq hallarını əhatə edir.
Bağlantı işə salındıqda, qəbuledici sıfırlandıqdan sonra, JESD204C Intel FPGA IP cihaz tərəfindən ötürülən sinxron başlıq axını axtarmağa başlayır. Test zamanı verilənlərin keçidi səviyyəsindən aşağıdakı registrlər oxunur və jurnala yazılır files və TCL skriptləri vasitəsilə meyarların keçməsi üçün təsdiqlənmişdir.

Əlaqədar Məlumat
F-kafel JESD204C Intel FPGA IP İstifadəçi Təlimatı

Sync Header Alignment (SHA)
Cədvəl 1. Sinxronizasiya Başlıq Alignment Test Cases

Test işi	Məqsəd	Təsvir	Keçid meyarları
SHA.1	Sıfırlama ardıcıllığı tamamlandıqdan sonra Sinxronizasiya Başlıq Kilidinin təsdiqləndiyini yoxlayın.	Registrlərdən aşağıdakı siqnallar oxunur: CDR_Lock rx_status3 (0x8C) registrindən oxunur. SH_Locked rx_status4 (0x90) registrindən oxunur. jrx_sh_err_status rx_err_status (0x60) registrindən oxunur.	CDR_Lock və SH_LOCK zolaqların sayına uyğun olaraq yüksək səviyyədə təsdiqlənməlidir. jrx_sh_err_status olmalıdır  jrx_sh_err_status-dakı bit sahələri sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err və cdr_locked_err üçün yoxlayır.
SHA.2	Sinxronizasiya başlığı kilidi əldə edildikdən sonra (və ya Genişləndirilmiş Çox Bloklu Alignment mərhələsində) və sabit olduqdan sonra Sinxron Başlıq Kilidi statusunu yoxlayın.	invalid_sync_header reyestrdən Sinxronizasiya Başlığı kilidi statusu üçün oxunur (0x60[8]).	invalid_sync_header statusu 0 olmalıdır.

Genişləndirilmiş Çoxbloklu Alignment (EMBA)

Cədvəl 2. Genişləndirilmiş Multiblock Alignment Test Cases

Test işi		Məqsəd		Təsvir		Keçid meyarları
EMBA.1		Genişləndirilmiş Çoxbloklu Kilidin yalnız Sinxronizasiya Başlıq Kilidi təsdiq edildikdən sonra təsdiq edilib-edilmədiyini yoxlayın.		Aşağıdakı siqnallar registrlər vasitəsilə oxunur:		EMB_Locked_1 dəyəri hər bir zolağa uyğun gələn 1-ə bərabər olmalıdır. EMB_Lock_err 0 olmalıdır.
	Test işi		Məqsəd		Təsvir		Keçid meyarları
					EMB_Locked_1 rx_status5 (0x94) registrindən oxunur. EMB_Lock_err rx_err_status (0x60[19]) registrindən oxunur.
	EMBA.2		Genişləndirilmiş Çoxbloklu Kilid statusunun stabil olub-olmadığını yoxlayın (genişlənmiş çoxbloklu kiliddən sonra və ya elastik bufer buraxılana qədər) və etibarsız multiblok yoxdur.		invalid_eomb_eoemb rx_err_status (0x60[10:9]) registrindən oxunur.		invalid_eomb_eoemb "00" olmalıdır.
	EMBA.3		Zolaqların düzülməsini yoxlayın.		Aşağıdakı dəyərlər registrlərdən oxunur: elastic_buf_over_flow rx_err_status (0x60[20]) registrindən oxunur. elastic_buf_full rx_status6 (0x98) registrindən oxunur.		elastik_buf_over_flow 0 olmalıdır. Elastic_buf_full dəyəri hər zolağa uyğun gələn 1-ə bərabər olmalıdır.

Qəbuledici Nəqliyyat Layeri (TL)
Qəbuledici (RX) JESD204C Intel FPGA IP və nəqliyyat təbəqəsi vasitəsilə faydalı yük məlumat axınının məlumat bütövlüyünü yoxlamaq üçün ADC r üçün konfiqurasiya edilmişdir.amp/PRBS test nümunəsi. ADC həmçinin JESD204C Intel FPGA IP-də təyin edilən eyni konfiqurasiya ilə işləmək üçün təyin edilib. rampFPGA parçasındakı /PRBS yoxlayıcısı r-ni yoxlayıramp/PRBS məlumatların bir dəqiqəlik bütövlüyü. RX JESD204C Intel FPGA IP registri rx_err bir dəqiqə ərzində sıfır dəyər üçün davamlı olaraq sorğulanır.
Aşağıdakı rəqəm məlumatların bütövlüyünün yoxlanılması üçün konseptual test quruluşunu göstərir.

Şəkil 3. R istifadə edərək verilənlərin bütövlüyünün yoxlanılmasıamp/PRBS15 Yoxlayıcı

Cədvəl 3. Nəqliyyat Layeri Testi vəziyyətləri

Test işi	Məqsəd	Təsvir	Keçid meyarları
TL.1	r istifadə edərək məlumat kanalının nəqliyyat qatının xəritələşdirilməsini yoxlayınamp test nümunəsi.	Data_rejimi R olaraq təyin edilibamp_rejimi. Aşağıdakı siqnallar registrlər vasitəsilə oxunur: crc_err rx_err_statusdan (0x60[14]) oxunur.  jrx_patchk_data_error tst_err0 registrindən oxunur.	crc_err keçmək üçün aşağı olmalıdır. jrx_patchk_data_error aşağı olmalıdır.
TL.2	PRBS15 test nümunəsindən istifadə edərək məlumat kanalının nəqliyyat qatının xəritələşdirilməsini yoxlayın.	Data_mode prbs_mode olaraq təyin edilib. Aşağıdakı dəyərlər registrlərdən oxunur: crc_err rx_err_statusdan (0x60[14]) oxunur. jrx_patchk_data_error tst_err0 registrindən oxunur.	crc_err keçmək üçün aşağı olmalıdır. jrx_patchk_data_error aşağı olmalıdır.

JESD204C Intel FPGA IP və ADC Konfiqurasiyaları
Bu aparat yoxlanışında olan JESD204C Intel FPGA IP parametrləri (L, M və F) AD9081 cihazı tərəfindən yerli olaraq dəstəklənir. Transceiver məlumat sürəti, sampling saatı və digər JESD204C parametrləri AD908D1 iş şərtlərinə uyğundur.
Aparat yoxlanışı testi aşağıdakı parametr konfiqurasiyası ilə JESD204C Intel FPGA IP-ni həyata keçirir.

Bütün konfiqurasiya üçün qlobal parametr:

• E = 1
• CF = 0
• CS = 0
• Alt sinif = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA İdarəetmə Saatı (MHz) = 100

Test Nəticələri
Aşağıdakı cədvəldə mümkün nəticələr və onların tərifi var.

Cədvəl 4. Nəticələrin tərifi

Nəticə	Tərif
KEÇİR	Sınaqda olan Cihazın (DUT) uyğun davranış nümayiş etdirdiyi müşahidə edildi.
Şərhlərlə keçin	DUT-un uyğun davranış nümayiş etdirdiyi müşahidə edildi. Bununla belə, vəziyyətin əlavə izahı daxil edilir (məsample: vaxt məhdudiyyətlərinə görə testin yalnız bir hissəsi həyata keçirildi).

Nəticə	Tərif
UĞURSUZ	DUT-un uyğun olmayan davranış nümayiş etdirdiyi müşahidə edildi.
Xəbərdarlıq	DUT-un tövsiyə edilməyən davranış nümayiş etdirdiyi müşahidə edildi.
Şərhlərə istinad edin	Müşahidələrə əsasən etibarlı keçid və ya uğursuzluq müəyyən edilə bilmədi. Vəziyyətin əlavə izahatı əlavə olunur.

Aşağıdakı cədvəldə müvafiq L, M, F dəyərləri, məlumat sürəti, sampling saatı, keçid saatı və SYSREF tezlikləri.

Cədvəl 5. SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 və TL.2 Test İşlərinin nəticələri

yox.	L	M	F	S	HD	E	N	NP	ADC SampLing Saatı (MHz)	FPGA Cihaz Saatı (MHz)	FPGA Çərçivə Saatı (MHz)	FPGA Bağlantı saatı (MHz)	Zolaq dərəcəsi (Gbps)	Nəticə
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	keçir

Test Nəticələri Şərhləri
Hər bir sınaq vəziyyətində RX JESD204C Intel FPGA IP sinxronizasiya başlığının uyğunlaşdırılmasını, uzadılmış çoxbloklu hizalanmasını və istifadəçi məlumatı mərhələsinə qədər uğurla qurur.
R tərəfindən heç bir məlumat bütövlüyü problemi müşahidə edilmiramp və bütün fiziki zolaqları əhatə edən JESD konfiqurasiyaları üçün PRBS yoxlayıcısı, həmçinin heç bir siklik artıqlıq yoxlanışı (CRC) və komanda paritet xətası müşahidə edilmir.
Müəyyən güc dövrləri zamanı parametr konfiqurasiyaları ilə zolağın əyilmə xətası görünə bilər. Bu xətanın qarşısını almaq üçün LEMC ofset dəyərləri proqramlaşdırılmalıdır və ya siz bunu kalibrləmə tarama proseduru ilə avtomatlaşdıra bilərsiniz. LEMC ofsetinin hüquqi dəyərləri haqqında ətraflı məlumat üçün F-kafel JESD204C IP İstifadəçi Təlimatında RBD Tuning Mexanizminə baxın.

Əlaqədar Məlumat
RBD Tuning Mexanizmi

Xülasə
Bu hesabat JESD204C Intel FPGA IP və PHY elektrik interfeysinin ADC üçün 9081 Gbps-ə qədər AD9082/2 (R24.75 Silicon) cihazı ilə təsdiqini göstərir. Tam konfiqurasiya və aparat quraşdırması iki cihazın qarşılıqlı fəaliyyətinə və performansına inamı təmin etmək üçün göstərilir.

AN 927 üçün Sənədin Təftiş Tarixçəsi: JESD204C Intel FPGA IP və Intel Agilex F-Tile Cihazları üçün ADI AD9081 MxFE* ADC Birlikdə Fəaliyyət Hesabatı

Sənəd versiyası	Dəyişikliklər
2022.04.25	İlkin buraxılış.

AN 876: JESD204C Intel® FPGA IP və Intel® Agilex® F-Tile Cihazları üçün ADI AD9081 MxFE* ADC Birlikdə İşləmə Hesabatı

Sənədlər / Resurslar

intel JESD204C Intel FPGA IP və ADI AD9081 MxFE ADC Birlikdə Fəaliyyət Hesabatı [pdf] İstifadəçi təlimatı JESD204C Intel FPGA IP və ADI AD9081 MxFE ADC Birlikdə Fəaliyyət Hesabatı, JESD204C, Intel FPGA IP və ADI AD9081 MxFE ADC Birlikdə Fəaliyyət Hesabatı

İstinadlar

• İstifadəçi təlimatı