JESD204C Intel FPGA IP болон ADI AD9081 MxFE ADC харилцан ажиллах чадварын тайлан
Бүтээгдэхүүний мэдээлэл
Хэрэглэгчийн гарын авлагад дурдсан бүтээгдэхүүн нь JESD204C Intel FPGA IP юм. Энэ нь Intel Agilex I-Series F-Tile Demo Board болон ADI AD9081-FMCA-EBZ EVM-тэй хамт хэрэглэгддэг техник хангамжийн бүрэлдэхүүн хэсэг юм. IP нь Дуплекс горимд үүсгэгдсэн боловч зөвхөн хүлээн авагчийн замыг ашигладаг. Энэ нь 375 МГц-ийн холболтын цаг болон 375 МГц-ийн хүрээний цагийг үүсгэдэг. ADC-ийн харилцан ажиллах чадварыг шалгах техник хангамжийн тохиргоог Зураг 1-д үзүүлэв. IP нь JESD204C Intel FPGA IP төхөөрөмжийн цагийг эх үүсвэр болгон цаг үүсгэгчээр SYSREF-ийг хангахыг шаарддаг.
Бүтээгдэхүүнийг ашиглах заавар
Техник хангамжийн тохиргоо
JESD204C Intel FPGA IP ашиглах техник хангамжийг тохируулахын тулд дараах алхмуудыг дагана уу:
- ADI AD9081-FMCA-EBZ EVM-ийг Intel Agilex I-Series F-Tile Demo Board-ын FMC+ холбогчтой холбоно уу.
- SYSREF дохио нь JESD204C Intel FPGA IP төхөөрөмжийн цагийг үүсгэдэг цаг үүсгэгчээр хангагдсан эсэхийг шалгаарай.
Системийн тодорхойлолт
Системийн түвшний диаграмм нь энэ загварт өөр өөр модулиуд хэрхэн холбогдож байгааг харуулж байна. Үүнд Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Платформ дизайнерын систем, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, төрөл бүрийн цаг, интерфэйсүүд орно.
Харилцан ажиллах арга зүй
Хүлээн авагчийн өгөгдлийн холболтын давхарга
Энэ туршилтын талбарт синхрончлолын толгой хэсгийг тохируулах (SHA) болон өргөтгөсөн олон блокийн тэгшитгэх (EMBA) туршилтын тохиолдлуудыг хамарна. JESD204C Intel FPGA IP нь туршилтын явцад өгөгдлийн холбоосын давхаргаас бүртгэлүүдийг уншиж, бүртгэлд бичдэг. files ба тэдгээрийг TCL скриптээр дамжуулан шалгуурыг дамжуулж байгаа эсэхийг шалгадаг.
JESD204C Intel® FPGA IP ба ADI AD9081 MxFE* ADC Intel® Agilex™ F-хавтантай төхөөрөмжүүдийн харилцан ажиллах чадварын тайлан
JESD204C Intel® FPGA IP нь өндөр хурдтай, цэгээс цэг хүртэл цуваа интерфэйс нь оюуны өмч (IP) юм.
JESD204C Intel FPGA IP нь хэд хэдэн сонгосон JESD204C-тэй нийцтэй аналог-тоон хувиргагч (ADC) төхөөрөмжөөр техник хангамжаар шалгагдсан.
Энэхүү тайлан нь JESD204C Intel FPGA IP болон Analog Devices Inc. (ADI)-ийн AD9081 Холимог дохионы урд төгсгөл (MxFE*) үнэлгээний модуль (EVM)-тай харилцан ажиллах чадварыг онцолж байна. Дараах хэсгүүдэд техник хангамжийг шалгах аргачлал болон туршилтын үр дүнг тайлбарласан болно.
Холбогдох мэдээлэл
F хавтан JESD204C Intel FPGA IP хэрэглэгчийн гарын авлага
Техник хангамж, програм хангамжийн шаардлага
Хамтран ажиллах чадварыг шалгахад дараах техник хангамж, программ хангамж шаардлагатай: Техник хангамж
- 027V тэжээлийн адаптертай Intel Agilex™ I-Series F хавтан Demo Board (AGIB29R1A2E0VR12)
- Аналог төхөөрөмжүүд (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Илч C)
- Skywork Si5345-D үнэлгээний зөвлөл (Si5345-D-EVB)
- SMA эрэгтэй, SMP эрэгтэй
- SMP эрээс SMP кабель
Програм хангамж
- Intel Quartus® Prime Pro Edition програм хангамжийн хувилбар 21.4
- AD9081_API хувилбар 1.1.0 буюу түүнээс дээш (Linux програм, AD9081 EVM тохиргоонд шаардлагатай)
Холбогдох мэдээлэл
- AD9081/AD9082 Системийг хөгжүүлэх хэрэглэгчийн гарын авлага
- Skyworks Si5345-D үнэлгээний зөвлөлийн хэрэглэгчийн гарын авлага
Техник хангамжийн тохиргоо
JESD204C Intel FPGA IP нь Дуплекс горимд хийгдсэн боловч зөвхөн хүлээн авагчийн замыг ашигладаг. FCLK_MULP =1, WIDTH_MULP = 8, S = 1-ийн хувьд үндсэн PLL нь 375 МГц-ийн холболтын цаг, 375 МГц-ийн хүрээний цагийг үүсгэдэг.
Intel Agilex I-Series F-Tile Demo Board нь хөгжүүлэлтийн самбарын FMC+ холбогчтой холбогдсон ADI AD9081-FMCA-EBZ EVM-д ашиглагддаг. ADC-ийн харилцан ажиллах чадварыг шалгах техник хангамжийн тохиргоог Тоног төхөөрөмжийн тохиргооны зурагт үзүүлэв.- • AD9081-FMCA-EBZ EVM нь Intel Agilex I-Series F-Tile Demo Board-аас FMC+ холбогчоор дамжуулан хүчийг авдаг.
- F-хавтан дамжуулагч болон JESD204C Intel FPGA IP үндсэн PLL лавлагаа цагийг Si5345-D-EVB-ээр SMA-аас SMP кабелиар нийлүүлдэг. U0 нь SMP кабельд холбогдсон CLKIN22-г авч байгаа эсэхийг шалгахын тулд Agilex-I F-Tile Demo Board дээр MUX_DIP_SW1-г өндөр болгож тохируулна уу.
- Si5345-D-EVB нь AD7044 EVM-д байгаа HMC9081 программчлагдах цаг үүсгэгчийн лавлах цагийг SMP-ээс SMP кабелиар дамжуулдаг.
- JESD204C Intel FPGA IP цөмд зориулсан удирдлагын цагийг Intel Agilex I-Series F-хавтангийн Демо самбарт байдаг Silicon Labs Si5332 программчлагдах цаг үүсгэгчээр хангадаг.
- HMC7044 программчлагдах цаг үүсгэгч нь AD9081 төхөөрөмжийн лавлах цагийг хангадаг. AD9081 төхөөрөмжид байгаа фазын түгжигдсэн гогцоо (PLL) нь хүссэн ADC-ийг үүсгэдэг.ampтөхөөрөмжийн лавлах цагнаас ling цаг.
- 1-р дэд ангийн хувьд HMC7044 цаг үүсгэгч нь FMC+ холбогчоор AD9081 төхөөрөмж болон JESD204C Intel FPGA IP-д зориулсан SYSREF дохиог үүсгэдэг.
Үгүйte: Intel нь SYSREF-ийг JESD204C Intel FPGA IP төхөөрөмжийн цагийг эх үүсвэр болгон цаг үүсгэгчээр хангахыг зөвлөж байна.
Системийн тодорхойлолт
Дараах системийн түвшний диаграмм нь энэ загварт өөр өөр модулиуд хэрхэн холбогдож байгааг харуулж байна.
Зураг 2. Системийн диаграм 
Тэмдэглэл:
- M нь хөрвүүлэгчдийн тоо юм.
- S нь дамжуулагдсан s тоо юмampнэг хүрээ тус бүрд хөрвүүлэгч бүрт les.
- WIDTH_MULP нь хэрэглээний давхарга болон тээврийн давхаргын хоорондох өгөгдлийн өргөнийг үржүүлэгч юм.
- N нь нэг хөрвүүлэгчийн хөрвүүлэх битийн тоо юм.
- CS нь хөрвүүлэлтэд ногдох хяналтын битийн тоо юмamples.
Энэ тохиргоонд жишээ ньample L = 8, M = 4, F = 1, дамжуулагчийн эгнээний өгөгдлийн хурд нь 24.75 Gbps байна.
Si5332 OUT1 нь mgmt_clk хүртэл 100 МГц давтамж үүсгэдэг. Si5345-D-EVB нь 375 МГц ба 100 МГц гэсэн хоёр цагийн давтамжийг үүсгэдэг. 375 МГц давтамжийг J19 SMA портоор дамжуулан Intel Agilex I-Series F-plite Demo Board-д суулгагдсан мультиплексор руу нийлүүлдэг. Суулгасан мультиплексорын гаралтын цаг нь F-хавтан дамжуулагчийн лавлах цаг (refclk_xcvr) болон JESD204C Intel FPGA IP үндсэн PLL лавлах цагийг (refclk_core) удирддаг. Si100-D-EVB-ийн 5345 МГц нь AD7044 EVM-д байгаа HMC9081 программчлагдах цаг үүсгэгчтэй цагны оролт болгон холбогдсон.
(EXT_HMCREF).
HCM7044 нь FMC холбогчоор дамжуулан 11.71875 МГц давтамжтай үечилсэн SYSREF дохио үүсгэдэг.
JESD204C Intel FPGA IP нь Дуплекс горимд хийгдсэн боловч зөвхөн хүлээн авагчийн замыг ашигладаг.
Харилцан ажиллах арга зүй
Дараах хэсэгт шалгалтын зорилго, журам, тэнцэх шалгуурыг тайлбарлана. Туршилт нь дараах чиглэлүүдийг хамарна.
- Хүлээн авагчийн өгөгдлийн холболтын давхарга
- Хүлээн авагчийн тээврийн давхарга
Хүлээн авагчийн өгөгдлийн холболтын давхарга
Энэ туршилтын талбарт синхрончлолын толгой хэсгийг тохируулах (SHA) болон өргөтгөсөн олон блокийн тэгшитгэх (EMBA) туршилтын тохиолдлуудыг хамарна.
Холбоосыг эхлүүлэх үед хүлээн авагчийг дахин тохируулсны дараа JESD204C Intel FPGA IP төхөөрөмжөөс дамжуулж буй синхрончлолын толгой урсгалыг хайж эхэлдэг. Туршилтын явцад өгөгдлийн холбоосын давхаргаас дараах регистрүүдийг уншиж, бүртгэлд бичнэ files, TCL скриптээр дамжуулан шалгуурыг дамжуулж баталгаажуулсан.
Холбогдох мэдээлэл
F хавтан JESD204C Intel FPGA IP хэрэглэгчийн гарын авлага
Толгой хэсгийг синхрончлох (SHA)
Хүснэгт 1. Толгой хэсгийг зэрэгцүүлэх туршилтын тохиолдлуудыг синк хийх
| Туршилтын хэрэг | Зорилго | Тодорхойлолт | Дамжуулах шалгуур |
| SHA.1 | Дахин тохируулах дараалал дууссаны дараа Sync Header Lock байгаа эсэхийг шалгана уу. | Дараах дохиог бүртгэлээс уншина.
|
|
| SHA.2 | Толгойн түгжээг синк хийж дууссаны дараа (эсвэл Өргөтгөсөн олон блокийн тэгшитгэх үе шатанд) Sync Header Lock статусыг шалгана уу. | invalid_sync_header нь бүртгэлээс (0x60[8]) Sync Header түгжээний төлөвийг уншсан. | хүчингүй_синк_толгой төлөв 0 байх ёстой. |
Өргөтгөсөн Multiblock Alignment (EMBA)
Хүснэгт 2. Өргөтгөсөн Multiblock Alignment Test Cases
| Туршилтын хэрэг | Зорилго | Тодорхойлолт | Дамжуулах шалгуур | |||||
| EMBA.1 | Зөвхөн синхрончлолын толгойн түгжээг баталгаажуулсны дараа Өргөтгөсөн олон блок түгжээг баталгаажуулсан эсэхийг шалгана уу. | Дараах дохиог регистрээр уншина. |
|
|||||
| Туршилтын хэрэг | Зорилго | Тодорхойлолт | Дамжуулах шалгуур | |||||
|
||||||||
| EMBA.2 | Өргөтгөсөн олон блокийн түгжээний төлөв тогтвортой байгаа эсэхийг (өргөтгөсөн олон блок түгжээний дараа эсвэл уян буфер гарах хүртэл) хүчингүй олон блок байхгүй эсэхийг шалгана уу. | invalid_eomb_eoemb нь rx_err_status (0x60[10:9]) бүртгэлээс уншигдаж байна. | invalid_eomb_eoemb нь "00" байх ёстой. | |||||
| EMBA.3 | Эгнээний байрлалыг шалгана уу. | Дараах утгуудыг бүртгэлээс уншина.
|
|
|||||
Хүлээн авагчийн тээврийн давхарга (TL)
Хүлээн авагч (RX) JESD204C Intel FPGA IP болон тээврийн давхаргаар дамжуулан ачааллын өгөгдлийн урсгалын өгөгдлийн бүрэн бүтэн байдлыг шалгахын тулд ADC-г r-ээр тохируулсан.amp/PRBS тестийн загвар. ADC нь мөн JESD204C Intel FPGA IP-д тохируулсан тохиргоотой ажиллахаар тохируулагдсан. Рamp/FPGA даавуу дахь PRBS шалгагч нь r-г шалгадагamp/PRBS мэдээллийн бүрэн бүтэн байдлыг нэг минутын турш. RX JESD204C Intel FPGA IP регистр rx_err нэг минутын турш тэг утгаараа тасралтгүй санал асуулга явуулдаг.
Доорх зурагт өгөгдлийн бүрэн бүтэн байдлыг шалгах концепцийн туршилтын тохиргоог харуулав.
Зураг 3. Өгөгдлийн бүрэн бүтэн байдлыг R ашиглан шалгахamp/PRBS15 Шалгагч
Хүснэгт 3. Тээврийн давхаргын туршилтын тохиолдлууд
| Туршилтын хэрэг | Зорилго | Тодорхойлолт | Дамжуулах шалгуур |
| TL.1 | Өгөгдлийн сувгийн тээврийн давхаргын зураглалыг r ашиглан шалгана ууamp туршилтын загвар. | Data_mode-г R гэж тохируулсанamp_ горим.
Дараах дохиог регистрээр уншина.
|
|
| TL.2 | PRBS15 туршилтын загварыг ашиглан мэдээллийн сувгийн тээврийн давхаргын зураглалыг шалгана уу. | Data_mode-г prbs_mode болгож тохируулсан.
Дараах утгуудыг бүртгэлээс уншина.
|
|
JESD204C Intel FPGA IP болон ADC тохиргоо
Энэхүү техник хангамжийн шалгалтын JESD204C Intel FPGA IP параметрүүдийг (L, M, F) AD9081 төхөөрөмж үндсэндээ дэмждэг. Дамжуулагчийн өгөгдлийн хурд, сampцаг болон бусад JESD204C параметрүүд нь AD908D1 үйлдлийн нөхцөлд нийцдэг.
Тоног төхөөрөмжийн шалгалтын туршилт нь дараах параметрийн тохиргоотой JESD204C Intel FPGA IP-г хэрэгжүүлдэг.
Бүх тохиргооны глобал тохиргоо:
- E = 1
- CF = 0
- CS = 0
- Дэд анги = 1
- FCLK_MULP = 1
- WIDTH_MULP = 8
- SH_CONFIG = CRC-12
- FPGA удирдлагын цаг (MHz) = 100
Туршилтын үр дүн
Дараах хүснэгтэд боломжит үр дүн, тэдгээрийн тодорхойлолтыг агуулсан болно.
Хүснэгт 4. Үр дүнгийн тодорхойлолт
| Үр дүн | Тодорхойлолт |
| ДАМЖУУЛАХ | Туршилтанд байгаа төхөөрөмж (DUT) нь нийцтэй зан төлөвийг харуулсан. |
| Сэтгэгдлээр дамжуулаарай | DUT нь тохирсон зан авирыг харуулсан. Гэсэн хэдий ч нөхцөл байдлын нэмэлт тайлбарыг оруулсан болно (жишээ ньample: цаг хугацааны хязгаарлалтын улмаас туршилтын зөвхөн нэг хэсгийг хийсэн). |
| Үр дүн | Тодорхойлолт |
| БҮТЭЭЛГҮЙ | DUT нь үл нийцэх зан үйлийг харуулсан. |
| Анхааруулга | DUT нь зөвлөдөггүй зан авирыг харуулсан байна. |
| Сэтгэгдэлтэй танилцана уу | Ажиглалтаас харахад хүчинтэй тэнцсэн эсвэл амжилтгүй болсон эсэхийг тодорхойлж чадаагүй. Нөхцөл байдлын талаархи нэмэлт тайлбарыг оруулсан болно. |
Дараах хүснэгтэд SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, TL.2 тестүүдийн үр дүнг L, M, F, өгөгдлийн хурд, сampling цаг, холбоос цаг, SYSREF давтамж.
Хүснэгт 5. Туршилтын SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, TL.2-ын үр дүн.
| Үгүй | L | M | F | S | HD | E | N | NP | ADC
Sampцаг (MHz) |
FPGA төхөөрөмжийн цаг (МГц) | FPGA
Хүрээний цаг (МГц) |
FPGA
Холболтын цаг (МГц) |
Замын хурд (Gbps) | Үр дүн |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | Дамжуулах |
Туршилтын үр дүнгийн тайлбар
Туршилтын тохиолдол бүрт RX JESD204C Intel FPGA IP нь синхрончлолын толгойн зэрэгцүүлэлт, өргөтгөсөн олон блокийн зэрэгцүүлэлт болон хэрэглэгчийн өгөгдлийн үе шат хүртэл амжилттай тохируулдаг.
Өгөгдлийн бүрэн бүтэн байдлын асуудал Рamp болон бүх физик эгнээг хамарсан JESD тохиргоонд зориулсан PRBS шалгагч, мөн мөчлөгийн илүүдэл шалгах (CRC) болон тушаалын паритын алдаа ажиглагдаагүй.
Тодорхой тэжээлийн мөчлөгийн үед параметрийн тохиргоонд эгнээний хазайлтын алдаа гарч болзошгүй. Энэ алдаанаас зайлсхийхийн тулд LEMC-ийн офсет утгыг програмчлах хэрэгтэй эсвэл та үүнийг тохируулгын шүүрдэх процедурын тусламжтайгаар автоматжуулж болно. LEMC офсетийн хууль эрх зүйн үнэ цэнийн талаарх дэлгэрэнгүй мэдээллийг F-tile JESD204C IP хэрэглэгчийн гарын авлага дахь RBD тааруулах механизмаас үзнэ үү.
Холбогдох мэдээлэл
RBD тааруулах механизм
Дүгнэлт
Энэхүү тайланд JESD204C Intel FPGA IP болон PHY цахилгаан интерфэйсийг ADC-д зориулсан 9081 Gbps хүртэл AD9082/2 (R24.75 Silicon) төхөөрөмжөөр баталгаажуулсныг харуулж байна. Бүрэн тохиргоо болон техник хангамжийн тохиргоо нь хоёр төхөөрөмжийн харилцан ажиллах чадвар, гүйцэтгэлд итгэх итгэлийг өгөхийн тулд харуулав.
AN 927-д зориулсан баримт бичгийн засварын түүх: Intel Agilex F-Tile төхөөрөмжүүдийн JESD204C Intel FPGA IP ба ADI AD9081 MxFE* ADC харилцан ажиллах чадварын тайлан
| Баримт бичгийн хувилбар | Өөрчлөлтүүд |
| 2022.04.25 | Анхны хувилбар. |
AN 876: Intel® Agilex® F-Tile төхөөрөмжүүдийн JESD204C Intel® FPGA IP ба ADI AD9081 MxFE* ADC харилцан ажиллах чадварын тайлан
Баримт бичиг / нөөц
 |
intel JESD204C Intel FPGA IP болон ADI AD9081 MxFE ADC харилцан ажиллах чадварын тайлан [pdf] Хэрэглэгчийн гарын авлага JESD204C Intel FPGA IP ба ADI AD9081 MxFE ADC харилцан ажиллах чадварын тайлан, JESD204C, Intel FPGA IP болон ADI AD9081 MxFE ADC харилцан ажиллах чадварын тайлан |