JESD204C Intel FPGA IP va ADI AD9081 MxFE ADC o'zaro ishlash hisoboti foydalanuvchi qo'llanmasi

Tarkib yashirish

1 JESD204C Intel FPGA IP va ADI AD9081 MxFE ADC oʻzaro ishlash hisoboti

2 Mahsulot haqida ma'lumot

3 Mahsulotdan foydalanish bo'yicha ko'rsatmalar

4 JESD204C Intel® FPGA IP va Intel® Agilex™ F-plitka qurilmalari uchun ADI AD9081 MxFE* ADC o‘zaro ishlash hisoboti

4.1 Tizim tavsifi

5 Hujjatlar / manbalar

5.1 Ma'lumotnomalar

JESD204C Intel FPGA IP va ADI AD9081 MxFE ADC oʻzaro ishlash hisoboti

Mahsulot haqida ma'lumot

Foydalanuvchi qo'llanmasida ko'rsatilgan mahsulot JESD204C Intel FPGA IP hisoblanadi. Bu Intel Agilex I-Series F-Tile Demo Board va ADI AD9081-FMCA-EBZ EVM bilan birgalikda ishlatiladigan apparat komponentidir. IP dupleks rejimida yaratilgan, lekin faqat qabul qiluvchi yo'lidan foydalaniladi. U 375 MGts chastotali aloqa soatini va 375 MGts chastotali kadr soatini yaratadi. ADC o'zaro muvofiqligi testi uchun apparat sozlamalari 1-rasmda ko'rsatilgan. IP JESD204C Intel FPGA IP qurilmasi soatini manba qiladigan soat generatori tomonidan SYSREF ta'minlanishini talab qiladi.

Mahsulotdan foydalanish bo'yicha ko'rsatmalar

Uskunani sozlash
JESD204C Intel FPGA IP-dan foydalanish uchun uskunani sozlash uchun quyidagi amallarni bajaring:

ADI AD9081-FMCA-EBZ EVM ni Intel Agilex I-Series F-Tile Demo Boardning FMC+ ulagichiga ulang.
SYSREF signali JESD204C Intel FPGA IP qurilmasi soatini ta'minlovchi soat generatori tomonidan ta'minlanganligiga ishonch hosil qiling.

Tizim tavsifi
Tizim darajasidagi diagramma turli xil modullarning ushbu dizaynda qanday bog'langanligini ko'rsatadi. U Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core va turli soatlar va interfeyslarni o'z ichiga oladi.

Birgalikda ishlash metodologiyasi
Qabul qiluvchi ma'lumotlar havolasi qatlami
Ushbu sinov maydoni sarlavhani sinxronlashtirish (SHA) va kengaytirilgan ko'p blokli tekislash (EMBA) uchun sinov holatlarini qamrab oladi. JESD204C Intel FPGA IP sinov paytida ma'lumotlar havolasi qatlamidan registrlarni o'qiydi va ularni jurnalga yozadi. files va ularni TCL skriptlari orqali mezonlardan o'tish uchun tekshiradi.

JESD204C Intel® FPGA IP va Intel® Agilex™ F-plitka qurilmalari uchun ADI AD9081 MxFE* ADC o‘zaro ishlash hisoboti

JESD204C Intel® FPGA IP yuqori tezlikdagi nuqtadan nuqtaga seriyali interfeys intellektual mulkdir (IP).
JESD204C Intel FPGA IP bir nechta tanlangan JESD204C mos analog-raqamli konvertor (ADC) qurilmalari bilan apparat sinovidan o‘tgan.
Ushbu hisobot JESD204C Intel FPGA IP-ning Analog Devices Inc. (ADI) kompaniyasining AD9081 Mixed Signal Front End (MxFE*) baholash moduli (EVM) bilan o'zaro ishlashini ta'kidlaydi. Quyidagi bo'limlar apparatni tekshirish metodologiyasi va sinov natijalarini tavsiflaydi.

Tegishli ma'lumotlar
F-plitka JESD204C Intel FPGA IP foydalanuvchi qo'llanmasi

Uskuna va dasturiy ta'minotga qo'yiladigan talablar
Birgalikda ishlash testi quyidagi apparat va dasturiy vositalarni talab qiladi: Uskuna

027V quvvat adapteri bilan Intel Agilex™ I-Series F-plitka demo platasi (AGIB29R1A2E0VR12)

Analog qurilmalar (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
Skywork Si5345-D baholash kengashi (Si5345-D-EVB)

SMA erkakdan SMP erkakka
SMP erkakdan SMP kabeliga

Dasturiy ta'minot

Intel Quartus® Prime Pro Edition dasturiy ta'minot versiyasi 21.4

AD9081_API 1.1.0 yoki yangiroq versiyasi (Linux ilovasi, AD9081 EVM konfiguratsiyasi uchun zarur)

Tegishli ma'lumotlar

AD9081/AD9082 tizimni ishlab chiqish foydalanuvchi qo'llanmasi
Skyworks Si5345-D baholash kengashi foydalanuvchi qo'llanmasi

Uskunani sozlash
JESD204C Intel FPGA IP dupleks rejimida yaratilgan, lekin faqat qabul qiluvchi yo'lidan foydalaniladi. FCLK_MULP =1, WIDTH_MULP = 8, S = 1 uchun PLL yadrosi 375 MGts chastotali havola va 375 MGts chastotali kadrlar soatini hosil qiladi.
Intel Agilex I-Series F-Tile demo taxtasi ishlab chiqish platasining FMC+ ulagichiga ulangan ADI AD9081-FMCA-EBZ EVM bilan ishlatiladi. ADC bilan oʻzaro ishlash testi uchun apparat sozlamalari Uskunani sozlash rasmida koʻrsatilgan.- • AD9081-FMCA-EBZ EVM quvvatni FMC+ ulagichi orqali Intel Agilex I-Series F-Tile Demo Board-dan oladi.

F-plitka qabul qiluvchisi va JESD204C Intel FPGA IP yadroli PLL mos yozuvlar soatlari Si5345-D-EVB tomonidan SMA orqali SMP kabeliga uzatiladi. U0 SMP kabeliga ulangan CLKIN22 ni olishiga ishonch hosil qilish uchun Agilex-I F-Tile demo taxtasida MUX_DIP_SW1 ni yuqori darajaga o'rnating.

Si5345-D-EVB AD7044 EVM-da mavjud bo'lgan HMC9081 dasturlashtiriladigan soat generatoriga SMP-dan SMP kabeliga mos yozuvlar soatini taqdim etadi.
JESD204C Intel FPGA IP yadrosi uchun boshqaruv soati Intel Agilex I-Series F-plitka demo kengashida mavjud Silicon Labs Si5332 dasturlashtiriladigan soat generatori tomonidan taqdim etilgan.

HMC7044 dasturlashtiriladigan soat generatori AD9081 qurilma mos yozuvlar soatini taqdim etadi. AD9081 qurilmasida mavjud bo'lgan fazali qulflangan pastadir (PLL) kerakli ADC ni yaratadiampqurilma mos yozuvlar soatidan ling soati.
1-kichik sinf uchun HMC7044 soat generatori FMC+ ulagichi orqali AD9081 qurilmasi va JESD204C Intel FPGA IP uchun SYSREF signalini ishlab chiqaradi.

Yo'qte: Intel SYSREF ni JESD204C Intel FPGA IP qurilmasi soatini ishlab chiqaruvchi soat generatori tomonidan taqdim etilishini tavsiya qiladi.

Tizim tavsifi

Quyidagi tizim darajasidagi diagrammada turli modullar ushbu dizaynda qanday bog'langanligi ko'rsatilgan.

2-rasm. Tizim diagrammasi

Eslatmalar:

M - konvertorlar soni.
S - uzatilgan s soniampkvadrat boshiga konvertor uchun les.
WIDTH_MULP - bu dastur qatlami va transport qatlami o'rtasidagi ma'lumotlar kengligi ko'paytmasi.
N - har bir konvertor uchun konversiya bitlari soni.
CS - har bir konvertatsiya s uchun nazorat bitlari soniamples.

Ushbu sozlamada, masalanample L = 8, M = 4 va F = 1, qabul qiluvchi yo'laklarning ma'lumotlar tezligi 24.75 Gbit / s ni tashkil qiladi.
Si5332 OUT1 mgmt_clk ga 100 MGts chastota hosil qiladi. Si5345-D-EVB ikkita soat chastotasini, 375 MGts va 100 MGts hosil qiladi. 375 MGts chastotasi J19 SMA porti orqali Intel Agilex I-Series F-plitka demo taxtasidagi o'rnatilgan multipleksorga beriladi. O'rnatilgan multipleksorning chiqish soati F-plitka qabul qiluvchining mos yozuvlar soatini (refclk_xcvr) va JESD204C Intel FPGA IP yadrosi PLL mos yozuvlar soatini (refclk_core) boshqaradi. Si100-D-EVB dan 5345 MGts chastotasi AD7044 EVM da mavjud HMC9081 dasturlashtiriladigan soat generatoriga soat kirishi sifatida ulangan.
(EXT_HMCREF).

HCM7044 FMC ulagichi orqali 11.71875 MGts davriy SYSREF signalini ishlab chiqaradi.
JESD204C Intel FPGA IP dupleks rejimida yaratilgan, lekin faqat qabul qiluvchi yo'lidan foydalaniladi.

Birgalikda ishlash metodologiyasi
Keyingi bo'limda test maqsadlari, tartibi va o'tish mezonlari tasvirlangan. Sinov quyidagi sohalarni qamrab oladi:

Qabul qiluvchi ma'lumotlar havolasi qatlami
Qabul qiluvchi transport qatlami

Qabul qiluvchi ma'lumotlar havolasi qatlami
Ushbu sinov maydoni sarlavhani sinxronlashtirish (SHA) va kengaytirilgan ko'p blokli tekislash (EMBA) uchun sinov holatlarini qamrab oladi.
Havola ishga tushirilganda, qabul qiluvchi qayta o'rnatilgandan so'ng, JESD204C Intel FPGA IP qurilma tomonidan uzatiladigan sinxronlash sarlavhasi oqimini qidira boshlaydi. Sinov davomida ma'lumotlar havolasi qatlamidan quyidagi registrlar o'qiladi va jurnalga yoziladi files va TCL skriptlari orqali mezonlardan o'tish uchun tasdiqlangan.

Tegishli ma'lumotlar
F-plitka JESD204C Intel FPGA IP foydalanuvchi qo'llanmasi

Sarlavhani sinxronlashtirish (SHA)
1-jadval. Sarlavhani moslashtirish sinov holatlarini sinxronlash

Test ishi	Maqsad	Tavsif	O'tish mezonlari
SHA.1	Qayta tiklash ketma-ketligi tugagandan so'ng Sync Header Lock tasdiqlangan yoki yo'qligini tekshiring.	Quyidagi signallar registrlardan o'qiladi: CDR_Lock rx_status3 (0x8C) registridan o'qiladi. SH_Locked rx_status4 (0x90) registridan o'qiladi. jrx_sh_err_status rx_err_status (0x60) registridan o'qiladi.	CDR_Lock va SH_LOCK yo'laklar soniga mos keladigan balandlikda tasdiqlanishi kerak. jrx_sh_err_status bo'lishi kerak jrx_sh_err_statusdagi bit maydonlari sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err va cdr_locked_err mavjudligini tekshiradi.
SHA.2	Sinxronizatsiya sarlavhasi blokirovkasiga erishilgandan so'ng (yoki kengaytirilgan ko'p blokli hizalama bosqichida) va barqaror bo'lganidan keyin Sinxronlash sarlavhasini qulflash holatini tekshiring.	invalid_sync_header registrdan (0x60[8]) Sinxronizatsiya sarlavhasini bloklash holati uchun o'qiladi.	invalid_sync_header holati 0 bo'lishi kerak.

Kengaytirilgan ko'p blokli tekislash (EMBA)

Jadval 2. Kengaytirilgan ko'p blokli alignment test holatlari

Test ishi		Maqsad		Tavsif		O'tish mezonlari
EMBA.1		Kengaytirilgan ko'p blokli blokirovka faqat Sinxronlash sarlavhasi blokirovkasi tasdiqlanganidan keyin tasdiqlanganligini tekshiring.		Quyidagi signallar registrlar orqali o'qiladi:		EMB_Locked_1 qiymati har bir qatorga mos keladigan 1 ga teng bo'lishi kerak. EMB_Lock_err 0 bo'lishi kerak.

	Test ishi		Maqsad		Tavsif		O'tish mezonlari
					EMB_Locked_1 rx_status5 (0x94) registridan o'qiladi. EMB_Lock_err rx_err_status (0x60[19]) registridan o'qiladi.
	EMBA.2		Kengaytirilgan ko'p blokli blokirovka holati barqarorligini (kengaytirilgan multiblokdan keyin yoki elastik bufer bo'shatilguncha) va yaroqsiz multiblok yo'qligini tekshiring.		invalid_eomb_eoemb rx_err_status (0x60[10:9]) registridan o'qiladi.		invalid_eomb_eoemb "00" bo'lishi kerak.
	EMBA.3		Chiziqning tekisligini tekshiring.		Quyidagi qiymatlar registrlardan o'qiladi: elastic_buf_over_flow rx_err_status (0x60[20]) registridan o'qiladi. elastic_buf_full rx_status6 (0x98) registridan o'qiladi.		elastic_buf_over_flow 0 bo'lishi kerak. Elastic_buf_full qiymati har bir chiziqqa mos keladigan 1 ga teng bo'lishi kerak.

Qabul qiluvchi transport qatlami (TL)
Qabul qiluvchi (RX) JESD204C Intel FPGA IP va transport qatlami orqali foydali yuk ma'lumotlar oqimining ma'lumotlar yaxlitligini tekshirish uchun ADC r ga sozlangan.amp/PRBS test namunasi. ADC shuningdek, JESD204C Intel FPGA IP-da o'rnatilgan konfiguratsiya bilan ishlashga o'rnatiladi. ramp/ FPGA matodagi PRBS tekshiruvi r ni tekshiradiamp/PRBS ma'lumotlari bir daqiqa davomida yaxlitligi. RX JESD204C Intel FPGA IP registri rx_err bir daqiqa davomida nol qiymati uchun doimiy ravishda so'rov qilinadi.
Quyidagi rasmda ma'lumotlar yaxlitligini tekshirish uchun kontseptual test sozlamalari ko'rsatilgan.

Rasm 3. R yordamida ma'lumotlar yaxlitligini tekshirishamp/PRBS15 tekshiruvi

Jadval 3. Transport qatlamini sinovdan o'tkazish holatlari

Test ishi

Maqsad

Tavsif

O'tish mezonlari

TL.1

r dan foydalangan holda ma'lumotlar kanalining transport qatlami xaritasini tekshiringamp sinov namunasi.

Data_mode R ga o'rnatiladiamp_rejimi.

Quyidagi signallar registrlar orqali o'qiladi:

crc_err rx_err_status (0x60[14]) dan o'qiladi.
jrx_patchk_data_error tst_err0 registridan o'qiladi.

crc_err o'tish uchun past bo'lishi kerak.
jrx_patchk_data_error past bo'lishi kerak.

TL.2

PRBS15 sinov namunasi yordamida ma'lumotlar kanalining transport qatlami xaritasini tekshiring.

Data_mode prbs_mode ga o'rnatiladi.

Quyidagi qiymatlar registrlardan o'qiladi:

crc_err rx_err_status (0x60[14]) dan o'qiladi.
jrx_patchk_data_error tst_err0 registridan o'qiladi.

crc_err o'tish uchun past bo'lishi kerak.
jrx_patchk_data_error past bo'lishi kerak.

JESD204C Intel FPGA IP va ADC konfiguratsiyalari
Ushbu apparat tekshiruvidagi JESD204C Intel FPGA IP parametrlari (L, M va F) AD9081 qurilmasi tomonidan qo'llab-quvvatlanadi. Transceiver ma'lumotlar tezligi, sampling soati va boshqa JESD204C parametrlari AD908D1 ish sharoitlariga mos keladi.
Uskunani tekshirish testi JESD204C Intel FPGA IP-ni quyidagi parametr konfiguratsiyasi bilan amalga oshiradi.

Barcha konfiguratsiyalar uchun global sozlama:

E = 1

CF = 0
CS = 0
Kichik sinf = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

FPGA boshqaruv soati (MGts) = 100

Sinov natijalari
Quyidagi jadvalda mumkin bo'lgan natijalar va ularning ta'rifi mavjud.

Jadval 4. Natijalar ta'rifi

Natija	Ta'rif
PASS	Device Under Test (DUT) mos keladigan xatti-harakatni ko'rsatishi kuzatildi.
Izohlar bilan o'ting	DUT muvofiq xulq-atvorni ko'rsatishi kuzatildi. Biroq, vaziyatning qo'shimcha tushuntirishi kiritilgan (masalanample: vaqt cheklovlari tufayli sinovning faqat bir qismi amalga oshirildi).

Natija	Ta'rif
MUVOFIQ	DUTda nomuvofiq xatti-harakatlar kuzatilgan.
Ogohlantirish	DUT tavsiya etilmaydigan xatti-harakatlarni ko'rsatishi kuzatildi.
Izohlarga murojaat qiling	Kuzatishlarga ko'ra, haqiqiy o'tish yoki muvaffaqiyatsizlikni aniqlab bo'lmadi. Vaziyatning qo'shimcha tushuntirishi kiritilgan.

Quyidagi jadvalda SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 va TL.2 test holatlari natijalari L, M, F, maʼlumotlar tezligi, sampling soati, havola soati va SYSREF chastotalari.

5-jadval. SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 va TL.2 sinov holatlari natijalari

Yo'q.	L	M	F	S	HD	E	N	NP	ADC Sampling soati (MGts)	FPGA qurilma soati (MGts)	FPGA Kadrli soat (MGts)	FPGA Bog'lanish soati (MGts)	Yo‘lak tezligi (Gbps)	Natija
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	O'tish

Sinov natijalari sharhlari
Har bir sinov holatida RX JESD204C Intel FPGA IP sinxronlash sarlavhasini, kengaytirilgan ko'p blokli tekislashni va foydalanuvchi ma'lumotlari bosqichiga qadar muvaffaqiyatli o'rnatadi.
R tomonidan ma'lumotlar yaxlitligi muammosi kuzatilmaydiamp va JESD konfiguratsiyalari uchun PRBS tekshiruvi barcha jismoniy chiziqlarni qamrab oladi, shuningdek, hech qanday tsiklik ortiqcha tekshiruv (CRC) va buyruq pariteti xatosi kuzatilmaydi.
Muayyan quvvat davrlarida parametr konfiguratsiyasida chiziqni burish xatosi paydo bo'lishi mumkin. Ushbu xatolikka yo'l qo'ymaslik uchun LEMC ofset qiymatlari dasturlashtirilgan bo'lishi kerak yoki siz buni kalibrlashni tozalash protsedurasi bilan avtomatlashtirishingiz mumkin. LEMC ofsetining qonuniy qiymatlari haqida qoʻshimcha maʼlumot olish uchun F-tile JESD204C IP foydalanuvchi qoʻllanmasidagi RBD sozlash mexanizmiga qarang.

Tegishli ma'lumotlar
RBD sozlash mexanizmi

Xulosa
Ushbu hisobot JESD204C Intel FPGA IP va PHY elektr interfeysining ADC uchun 9081 Gbit / s gacha bo'lgan AD9082/2 (R24.75 Silicon) qurilmasi bilan tekshirilishini ko'rsatadi. To'liq konfiguratsiya va apparat sozlamalari ikkala qurilmaning o'zaro ishlashi va ishlashiga ishonchni ta'minlash uchun ko'rsatilgan.

AN 927 uchun hujjatlarni qayta koʻrib chiqish tarixi: JESD204C Intel FPGA IP va Intel Agilex F-Tile qurilmalari uchun ADI AD9081 MxFE* ADC oʻzaro hamkorlik hisoboti

Hujjat versiyasi	O'zgarishlar
2022.04.25	Dastlabki nashr.

AN 876: Intel® Agilex® F-Tile qurilmalari uchun JESD204C Intel® FPGA IP va ADI AD9081 MxFE* ADC o‘zaro ishlash hisoboti

Hujjatlar / manbalar

intel JESD204C Intel FPGA IP va ADI AD9081 MxFE ADC oʻzaro ishlash hisoboti [pdf] Foydalanuvchi uchun qoʻllanma
JESD204C Intel FPGA IP va ADI AD9081 MxFE ADC o‘zaro hamkorlik hisoboti, JESD204C, Intel FPGA IP va ADI AD9081 MxFE ADC o‘zaro ishlash hisoboti

Ma'lumotnomalar

Foydalanuvchi uchun qo'llanma