JESD204C Intel FPGA IP සහ ADI AD9081 MxFE ADC අන්තර් ක්‍රියාකාරීත්ව වාර්තා පරිශීලක මාර්ගෝපදේශය

අන්තර්ගතය සඟවන්න

1 JESD204C Intel FPGA IP සහ ADI AD9081 MxFE ADC අන්තර් ක්‍රියාකාරීත්ව වාර්තාව

2 නිෂ්පාදන තොරතුරු

3 නිෂ්පාදන භාවිත උපදෙස්

4 Intel® Agilex™ F-tile උපාංග සඳහා JESD204C Intel® FPGA IP සහ ADI AD9081 MxFE* ADC අන්තර් ක්‍රියාකාරීත්ව වාර්තාව

4.1 පද්ධති විස්තරය

5 ලේඛන / සම්පත්

5.1 යොමු කිරීම්

JESD204C Intel FPGA IP සහ ADI AD9081 MxFE ADC අන්තර් ක්‍රියාකාරීත්ව වාර්තාව

නිෂ්පාදන තොරතුරු

පරිශීලක අත්පොතෙහි සඳහන් නිෂ්පාදන JESD204C Intel FPGA IP වේ. එය Intel Agilex I-Series F-Tile Demo Board සහ ADI AD9081-FMCA-EBZ EVM සමඟ ඒකාබද්ධව භාවිතා කරන දෘඪාංග සංරචකයකි. IP ඩුප්ලෙක්ස් ප්‍රකාරයේදී ක්‍රියාත්මක වන නමුත් ග්‍රාහක මාර්ගය පමණක් භාවිතා වේ. එය 375 MHz සම්බන්ධක ඔරලෝසුවක් සහ 375 MHz රාමු ඔරලෝසුවක් ජනනය කරයි. ADC අන්තර් ක්‍රියාකාරීත්ව පරීක්ෂණය සඳහා දෘඪාංග සැකසුම රූප සටහන 1 හි පෙන්වා ඇත. JESD204C Intel FPGA IP උපාංග ඔරලෝසුව මූලාශ්‍ර කරන ඔරලෝසු උත්පාදක යන්ත්‍රය මඟින් IP සඳහා SYSREF සැපයීම අවශ්‍ය වේ.

නිෂ්පාදන භාවිත උපදෙස්

දෘඪාංග සැකසුම
JESD204C Intel FPGA IP භාවිතා කිරීම සඳහා දෘඩාංග සැකසීමට, මෙම පියවර අනුගමනය කරන්න:

ADI AD9081-FMCA-EBZ EVM Intel Agilex I-Series F-Tile Demo Board හි FMC+ සම්බන්ධකය වෙත සම්බන්ධ කරන්න.
JESD204C Intel FPGA IP උපාංග ඔරලෝසුව මූලාශ්‍ර කරන ඔරලෝසු උත්පාදක යන්ත්‍රය මඟින් SYSREF සංඥාව සපයන බව සහතික කර ගන්න.

පද්ධති විස්තරය
මෙම සැලසුම තුළ විවිධ මොඩියුල සම්බන්ධ වී ඇති ආකාරය පද්ධති මට්ටමේ රූප සටහන පෙන්වයි. එයට Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, සහ විවිධ ඔරලෝසු සහ අතුරුමුහුණත් ඇතුළත් වේ.

අන්තර් ක්රියාකාරීත්ව ක්රමවේදය
ග්‍රාහක දත්ත සම්බන්ධක ස්තරය
මෙම පරීක්ෂණ ප්‍රදේශය සමමුහුර්ත ශීර්ෂ පෙළගැස්ම (SHA) සහ විස්තීරණ බහු වාරණ පෙළගැස්ම (EMBA) සඳහා වන පරීක්ෂණ අවස්ථා ආවරණය කරයි. JESD204C Intel FPGA IP පරීක්ෂණය අතරතුර දත්ත සම්බන්ධක ස්ථරයෙන් රෙජිස්ටර් කියවා ඒවා ලොගයට ලියයි. files, සහ TCL ස්ක්‍රිප්ට් හරහා නිර්ණායක සම්මත කිරීම සඳහා ඒවා සත්‍යාපනය කරයි.

Intel® Agilex™ F-tile උපාංග සඳහා JESD204C Intel® FPGA IP සහ ADI AD9081 MxFE* ADC අන්තර් ක්‍රියාකාරීත්ව වාර්තාව

JESD204C Intel® FPGA IP යනු අධිවේගී ලක්ෂ්‍ය සිට ලක්ෂ්‍ය අනුක්‍රමික අතුරුමුහුණත බුද්ධිමය දේපල (IP) වේ.
JESD204C Intel FPGA IP තෝරාගත් JESD204C අනුකූල ඇනලොග්-ඩිජිටල් පරිවර්තක (ADC) උපාංග කිහිපයක් සමඟ දෘඪාංග පරීක්ෂා කර ඇත.
මෙම වාර්තාව Analog Devices Inc. (ADI) වෙතින් AD204 Mixed Signal Front End (MxFE*) ඇගයීම් මොඩියුලය (EVM) සමඟ JESD9081C Intel FPGA IP හි අන්තර් ක්‍රියාකාරීත්වය ඉස්මතු කරයි. පහත කොටස් දෘඪාංග පිරික්සුම් ක්‍රමවේදය සහ පරීක්ෂණ ප්‍රතිඵල විස්තර කරයි.

අදාළ තොරතුරු
F-tile JESD204C Intel FPGA IP පරිශීලක මාර්ගෝපදේශය

දෘඪාංග සහ මෘදුකාංග අවශ්‍යතා
අන්තර් ක්‍රියාකාරීත්ව පරීක්ෂණයට පහත දෘඪාංග සහ මෘදුකාංග මෙවලම් අවශ්‍ය වේ: දෘඪාංග

027V බල ඇඩැප්ටරය සහිත Intel Agilex™ I-Series F-tile Demo Board (AGIB29R1A2E0VR12)

ඇනලොග් උපාංග (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
Skywork Si5345-D ඇගයීම් මණ්ඩලය (Si5345-D-EVB)

SMA පිරිමි සිට SMP පිරිමි
SMP පිරිමි සිට SMP කේබලය

මෘදුකාංග

Intel Quartus® Prime Pro සංස්කරණය මෘදුකාංග අනුවාදය 21.4

AD9081_API අනුවාදය 1.1.0 හෝ නව (Linux යෙදුම, AD9081 EVM වින්‍යාසය සඳහා අවශ්‍ය)

අදාළ තොරතුරු

AD9081/AD9082 පද්ධති සංවර්ධන පරිශීලක මාර්ගෝපදේශය
Skyworks Si5345-D ඇගයීම් මණ්ඩලයේ පරිශීලක මාර්ගෝපදේශය

දෘඪාංග සැකසුම
JESD204C Intel FPGA IP ඩුප්ලෙක්ස් ප්‍රකාරයේදී ක්‍රියාත්මක වන නමුත් ග්‍රාහක මාර්ගය පමණක් භාවිතා වේ. FCLK_MULP =1, WIDTH_MULP = 8, S = 1 සඳහා, මූලික PLL 375 MHz සම්බන්ධක ඔරලෝසුවක් සහ 375 MHz රාමු ඔරලෝසුවක් ජනනය කරයි.
Intel Agilex I-Series F-Tile Demo Board එකක් සංවර්ධන මණ්ඩලයේ FMC+ සම්බන්ධකයට සම්බන්ධ ADI AD9081-FMCA-EBZ EVM සමඟ භාවිතා වේ. ADC අන්තර් ක්‍රියාකාරීත්ව පරීක්ෂණය සඳහා දෘඪාංග සැකසුම දෘඪාංග සැකසුම් රූපයේ දැක්වේ.- • AD9081-FMCA-EBZ EVM FMC+ සම්බන්ධකය හරහා Intel Agilex I-Series F-Tile Demo Board වෙතින් බලය ලබා ගනී.

F-ටයිල් සම්ප්‍රේෂකය සහ JESD204C Intel FPGA IP core PLL සමුද්දේශ ඔරලෝසු Si5345-D-EVB මගින් SMA හරහා SMP කේබලයට සපයනු ලැබේ. U0 SMP කේබලයට සම්බන්ධ CLKIN22 ගන්නා බව සහතික කිරීමට Agilex-I F-Tile Demo Board මත MUX_DIP_SW1 ඉහළට සකසන්න.

Si5345-D-EVB මඟින් AD7044 EVM හි SMP සිට SMP කේබලය දක්වා ඇති HMC9081 වැඩසටහන්ගත කළ හැකි ඔරලෝසු උත්පාදක යන්ත්‍රයට යොමු ඔරලෝසුවක් සපයයි.
JESD204C Intel FPGA IP හරය සඳහා වන කළමනාකරණ ඔරලෝසුව Intel Agilex I-Series F-tile Demo Board හි ඇති Silicon Labs Si5332 වැඩසටහන්ගත කළ හැකි ඔරලෝසු උත්පාදක යන්ත්‍රය මගින් සපයනු ලැබේ.

HMC7044 වැඩසටහන්ගත කළ හැකි ඔරලෝසු උත්පාදක යන්ත්රය AD9081 උපාංග යොමු ඔරලෝසුව සපයයි. AD9081 උපාංගයේ ඇති අදියර-අගුළු දැමූ ලූපය (PLL) අපේක්ෂිත ADC s ජනනය කරයි.ampඋපාංග යොමු ඔරලෝසුවෙන් ling ඔරලෝසුව.
උපපංතිය 1 සඳහා, HMC7044 ඔරලෝසු උත්පාදක යන්ත්රය AD9081 උපාංගය සඳහා සහ JESD204C Intel FPGA IP සඳහා FMC+ සම්බන්ධකය හරහා SYSREF සංඥාව ජනනය කරයි.

නැතtඉ: JESD204C Intel FPGA IP උපාංග ඔරලෝසුව මූලාශ්‍ර කරන ඔරලෝසු උත්පාදක යන්ත්‍රය මඟින් SYSREF ලබා දෙන ලෙස Intel නිර්දේශ කරයි.

පද්ධති විස්තරය

පහත දැක්වෙන පද්ධති මට්ටමේ රූප සටහන මෙම සැලසුමේ විවිධ මොඩියුල සම්බන්ධ වන ආකාරය පෙන්වයි.

රූපය 2. පද්ධති රූප සටහන

සටහන්:

M යනු පරිවර්තක ගණනයි.
S යනු සම්ප්‍රේෂණය වන s ගණනයිampරාමුවකට පරිවර්තකයකට les.
WIDTH_MULP යනු යෙදුම් ස්ථරය සහ ප්‍රවාහන ස්තරය අතර දත්ත පළල ගුණකයයි.
N යනු පරිවර්තකයකට පරිවර්තන බිටු ගණනයි.
CS යනු පරිවර්තන s එකකට පාලන බිටු ගණනයිamples.

මෙම සැකසුම තුළ, උදාample L = 8, M = 4, සහ F = 1, සම්ප්‍රේෂක මංතීරු වල දත්ත අනුපාතය 24.75 Gbps වේ.
Si5332 OUT1 100 MHz ඔරලෝසුව mgmt_clk වෙත ජනනය කරයි. Si5345-D-EVB ඔරලෝසු සංඛ්‍යාත දෙකක් ජනනය කරයි, 375 MHz සහ 100 MHz. 375 MHz J19 SMA වරාය හරහා Intel Agilex I-Series F-tile Demo Board හි කාවැද්දූ මල්ටිප්ලෙක්සර් වෙත සපයනු ලැබේ. කාවැද්දූ මල්ටිප්ලෙක්සර් හි ප්‍රතිදාන ඔරලෝසුව F-ටයිල් ට්‍රාන්ස්සීවර් විමර්ශන ඔරලෝසුව (refclk_xcvr) සහ JESD204C Intel FPGA IP core PLL යොමු ඔරලෝසුව (refclk_core) ධාවනය කරයි. Si100-D-EVB වෙතින් 5345 MHz ඔරලෝසු ආදානය ලෙස AD7044 EVM හි ඇති HMC9081 වැඩසටහන්ගත කළ හැකි ඔරලෝසු උත්පාදක යන්ත්‍රයට සම්බන්ධ කර ඇත.
(EXT_HMCREF).

HCM7044 FMC සම්බන්ධකය හරහා 11.71875 MHz ක ආවර්තිතා SYSREF සංඥාවක් ජනනය කරයි.
JESD204C Intel FPGA IP ඩුප්ලෙක්ස් ප්‍රකාරයේදී ක්‍රියාත්මක වන නමුත් ග්‍රාහක මාර්ගය පමණක් භාවිතා වේ.

අන්තර් ක්රියාකාරීත්ව ක්රමවේදය
පහත දැක්වෙන කොටස පරීක්ෂණ අරමුණු, ක්‍රියා පටිපාටිය සහ සමත් වීමේ නිර්ණායක විස්තර කරයි. පරීක්ෂණය පහත සඳහන් ක්ෂේත්ර ආවරණය කරයි:

ග්‍රාහක දත්ත සම්බන්ධක ස්ථරය
ග්රාහක ප්රවාහනය ස්ථරය

ග්‍රාහක දත්ත සම්බන්ධක ස්තරය
මෙම පරීක්ෂණ ප්‍රදේශය සමමුහුර්ත ශීර්ෂ පෙළගැස්ම (SHA) සහ විස්තීරණ බහු වාරණ පෙළගැස්ම (EMBA) සඳහා වන පරීක්ෂණ අවස්ථා ආවරණය කරයි.
සබැඳිය ආරම්භයේදී, ග්‍රාහකය යළි පිහිටුවීමෙන් පසුව, JESD204C Intel FPGA IP උපාංගය මඟින් සම්ප්‍රේෂණය වන සමමුහුර්ත ශීර්ෂ ප්‍රවාහය සෙවීමට පටන් ගනී. දත්ත සම්බන්ධක ස්ථරයෙන් පහත ලේඛන පරීක්‍ෂණය අතරතුර කියවනු ලැබේ, ලොගයට ලියා ඇත files, සහ TCL ස්ක්‍රිප්ට් හරහා නිර්ණායක සම්මත කිරීම සඳහා සත්‍යාපනය කර ඇත.

අදාළ තොරතුරු
F-tile JESD204C Intel FPGA IP පරිශීලක මාර්ගෝපදේශය

සමමුහුර්ත ශීර්ෂ පෙළගැස්ම (SHA)
වගුව 1. සමමුහුර්ත ශීර්ෂය පෙළගැස්වීමේ පරීක්ෂණ අවස්ථා

පරීක්ෂණ නඩුව	පරමාර්ථය	විස්තරය	සමත් වීමේ නිර්ණායක
SHA.1	යළි පිහිටුවීමේ අනුපිළිවෙල සම්පූර්ණ කිරීමෙන් පසු සමමුහුර්ත ශීර්ෂ අගුල තහවුරු කර ඇත්දැයි පරීක්ෂා කරන්න.	පහත සංඥා රෙජිස්ටර් වලින් කියවනු ලැබේ: CDR_Lock rx_status3 (0x8C) ලේඛනයෙන් කියවනු ලැබේ. SH_Locked rx_status4 (0x90) ලේඛනයෙන් කියවනු ලැබේ. jrx_sh_err_status rx_err_status (0x60) ලේඛනයෙන් කියවනු ලැබේ.	CDR_Lock සහ SH_LOCK මංතීරු සංඛ්‍යාවට අනුරූපව ඉහළ අගයක් ප්‍රකාශ කළ යුතුය. jrx_sh_err_status විය යුතුය jrx_sh_err_status හි ඇති bit ක්ෂේත්‍ර sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, සහ cdr_locked_err සඳහා පරීක්ෂා කරයි.
SHA.2	සමමුහුර්ත ශීර්ෂ අගුලු දැමීමේ සමමුහුර්ත ශීර්ෂ අගුලු තත්ත්වය පරීක්ෂා කරන්න (හෝ විස්තීරණ බහු-බ්ලොක් එකලස් කිරීමේ අදියරේදී) සහ ස්ථාවර.	invalid_sync_header රෙජිස්ටර් (0x60[8]) වෙතින් සමමුහුර්ත ශීර්ෂ අගුළු තත්ත්වය සඳහා කියවනු ලැබේ.	invalid_sync_header තත්ත්වය 0 විය යුතුය.

විස්තීරණ බහු අවහිර කිරීම් (EMBA)

වගුව 2. විස්තීරණ Multiblock Alignment Test Cases

පරීක්ෂණ නඩුව		පරමාර්ථය		විස්තරය		සමත් වීමේ නිර්ණායක
EMBA.1		සමමුහුර්ත ශීර්ෂ අගුල ප්‍රකාශ කිරීමෙන් පසුව පමණක් Extended Multiblock Lock ප්‍රකාශ කර ඇත්දැයි පරීක්ෂා කරන්න.		පහත සංඥා රෙජිස්ටර් හරහා කියවනු ලැබේ:		EMB_Locked_1 අගය එක් එක් මංතීරුවට අනුරූප 1 ට සමාන විය යුතුය. EMB_Lock_err 0 විය යුතුය.

	පරීක්ෂණ නඩුව		පරමාර්ථය		විස්තරය		සමත් වීමේ නිර්ණායක
					EMB_Locked_1 rx_status5 (0x94) ලේඛනයෙන් කියවනු ලැබේ. EMB_Lock_err කියවන්නේ rx_err_status (0x60[19]) ලේඛනයෙනි.
	EMBA.2		වලංගු නොවන මල්ටිබ්ලොක් එකක් සමඟින් Extended Multiblock Lock තත්ත්වය ස්ථායීද (දිගු කරන ලද multiblock lock කිරීමෙන් පසුව හෝ elastic buffer එක මුදා හරින තෙක්) ස්ථායිද යන්න පරීක්ෂා කරන්න.		invalid_eomb_eoemb rx_err_status (0x60[10:9]) ලේඛනයෙන් කියවනු ලැබේ.		invalid_eomb_eoemb "00" විය යුතුය.
	EMBA.3		මංතීරු පෙළගැස්ම පරීක්ෂා කරන්න.		පහත අගයන් රෙජිස්ටර් වලින් කියවනු ලැබේ: elastic_buf_over_flow කියවනු ලබන්නේ rx_err_status (0x60[20]) ලේඛනයෙනි. elastic_buf_full rx_status6 (0x98) ලේඛනයෙන් කියවනු ලැබේ.		elastic_buf_over_flow 0 විය යුතුය. elastic_buf_full අගය එක් එක් මංතීරුවට අනුරූප 1 ට සමාන විය යුතුය.

ග්‍රාහක ප්‍රවාහන ස්තරය (TL)
ග්‍රාහක (RX) JESD204C Intel FPGA IP සහ ප්‍රවාහන ස්තරය හරහා ගෙවීම් දත්ත ප්‍රවාහයේ දත්ත අඛණ්ඩතාව පරීක්ෂා කිරීමට, ADC වින්‍යාස කර ඇත ramp/PRBS පරීක්ෂණ රටාව. ADC ද JESD204C Intel FPGA IP හි සකසා ඇති ආකාරයටම ක්‍රියා කිරීමට සකසා ඇත. ආර්amp/FPGA රෙදි වල PRBS පරීක්ෂකය r පරීක්ෂා කරයිampවිනාඩියකට PRBS දත්ත අඛණ්ඩතාව. RX JESD204C Intel FPGA IP ලේඛනය rx_err එක මිනිත්තුවක් සඳහා ශුන්‍ය අගයක් සඳහා අඛණ්ඩව ඡන්ද විමසනු ලැබේ.
පහත රූපයේ දැක්වෙන්නේ දත්ත අඛණ්ඩතාව පරීක්ෂා කිරීම සඳහා වන සංකල්පීය පරීක්ෂණ සැකසුමයි.

රූප සටහන 3. R භාවිතා කරමින් දත්ත අඛණ්ඩතාව පරීක්ෂා කිරීමamp/PRBS15 පරීක්ෂක

වගුව 3. ප්‍රවාහන ස්ථර පරීක්ෂණ අවස්ථා

පරීක්ෂණ නඩුව

පරමාර්ථය

විස්තරය

සමත් වීමේ නිර්ණායක

TL.1

R භාවිතයෙන් දත්ත නාලිකාවේ ප්‍රවාහන ස්ථර සිතියම්ගත කිරීම පරීක්ෂා කරන්නamp පරීක්ෂණ රටාව.

Data_mode R ලෙස සකසා ඇතamp_මාදිලිය.

පහත සංඥා රෙජිස්ටර් හරහා කියවනු ලැබේ:

crc_err rx_err_status (0x60[14]) වෙතින් කියවනු ලැබේ.
jrx_patchk_data_error tst_err0 රෙජිස්ටර් එකෙන් කියවනවා.

crc_err සමත් වීමට අඩු විය යුතුය.
jrx_patchk_data_error අඩු විය යුතුය.

TL.2

PRBS15 පරීක්ෂණ රටාව භාවිතයෙන් දත්ත නාලිකාවේ ප්‍රවාහන ස්ථර සිතියම්ගත කිරීම පරීක්ෂා කරන්න.

Data_mode prbs_mode ලෙස සකසා ඇත.

පහත අගයන් රෙජිස්ටර් වලින් කියවනු ලැබේ:

crc_err rx_err_status (0x60[14]) වෙතින් කියවනු ලැබේ.
jrx_patchk_data_error tst_err0 රෙජිස්ටර් එකෙන් කියවනවා.

crc_err සමත් වීමට අඩු විය යුතුය.
jrx_patchk_data_error අඩු විය යුතුය.

JESD204C Intel FPGA IP සහ ADC සැකසුම්
මෙම දෘඪාංග පිරික්සීමේ JESD204C Intel FPGA IP පරාමිතීන් (L, M, සහ F) AD9081 උපාංගය මගින් දේශීයව සහය දක්වයි. සම්ප්‍රේෂක දත්ත අනුපාතය, sampling clock, සහ අනෙකුත් JESD204C පරාමිතීන් AD908D1 මෙහෙයුම් කොන්දේසි වලට අනුකූල වේ.
දෘඪාංග පිරික්සුම් පරීක්ෂාව පහත පරාමිති වින්‍යාසය සමඟ JESD204C Intel FPGA IP ක්‍රියාත්මක කරයි.

සියලුම වින්‍යාසයන් සඳහා ගෝලීය සැකසුම:

E = 1

CF = 0
සීඑස් = 0
උප පංතිය = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

FPGA කළමනාකරණ ඔරලෝසුව (MHz) = 100

පරීක්ෂණ ප්රතිඵල
පහත වගුවේ ඇති විය හැකි ප්රතිඵල සහ ඒවායේ නිර්වචනය අඩංගු වේ.

වගුව 4. ප්රතිඵල අර්ථ දැක්වීම

ප්රතිඵලය	අර්ථ දැක්වීම
පාස්	පරීක්ෂණ යටතේ උපාංගය (DUT) අනුකූල හැසිරීම් විදහා දැක්වීම නිරීක්ෂණය කරන ලදී.
අදහස් සමඟ PASS කරන්න	DUT අනුකූල හැසිරීම් විදහා දැක්වීම නිරීක්ෂණය කරන ලදී. කෙසේ වෙතත්, තත්වය පිළිබඳ අතිරේක පැහැදිලි කිරීමක් ඇතුළත් වේ (උදාample: කාල සීමාවන් හේතුවෙන්, පරීක්ෂණයෙන් කොටසක් පමණක් සිදු කරන ලදී).

ප්රතිඵලය	අර්ථ දැක්වීම
අසාර්ථකයි	DUT අනුකූල නොවන හැසිරීම් ප්‍රදර්ශනය කිරීම නිරීක්ෂණය කරන ලදී.
අවවාදයයි	නිර්දේශ නොකළ හැසිරීම් ප්‍රදර්ශනය කිරීමට DUT නිරීක්ෂණය කරන ලදී.
අදහස් වෙත යොමු වන්න	නිරීක්ෂණ වලින්, වලංගු සාමාර්ථයක් හෝ අසමත් වීමක් තීරණය කළ නොහැක. තත්වය පිළිබඳ අතිරේක පැහැදිලි කිරීමක් ඇතුළත් වේ.

පහත වගුවේ දැක්වෙන්නේ L, M, F, දත්ත අනුපාතයේ අදාළ අගයන් සහිත පරීක්ෂණ අවස්ථා SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, සහ TL.2 සඳහා වන ප්‍රතිඵල, sampලින්ග් ඔරලෝසුව, සබැඳි ඔරලෝසුව සහ SYSREF සංඛ්‍යාත.

වගුව 5. පරීක්ෂණ අවස්ථා සඳහා ප්‍රතිඵලය SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, සහ TL.2

නැත.	L	M	F	S	HD	E	N	NP	ADC Sampලින්ග් ඔරලෝසුව (MHz)	FPGA උපාංග ඔරලෝසුව (MHz)	FPGA රාමු ඔරලෝසුව (MHz)	FPGA සබැඳි ඔරලෝසුව (MHz)	මංතීරු අනුපාතය (Gbps)	ප්රතිඵලය
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	සමත්

පරීක්ෂණ ප්‍රතිඵල අදහස්
එක් එක් පරීක්ෂණ අවස්ථාවන්හිදී, RX JESD204C Intel FPGA IP විසින් සමමුහුර්ත ශීර්ෂ පෙළගැස්ම, විස්තීරණ බහු වාරණ පෙළගැස්ම සහ පරිශීලක දත්ත අදියර දක්වා සාර්ථකව ස්ථාපනය කරයි.
R විසින් දත්ත අඛණ්ඩතා ගැටළුවක් නිරීක්ෂණය නොකෙරේamp සහ සියලුම භෞතික මංතීරු ආවරණය වන JESD වින්‍යාසයන් සඳහා PRBS පරීක්ෂකය, චක්‍රීය අතිරික්ත පරීක්ෂාවක් (CRC) සහ විධාන සමානාත්මතා දෝෂයක් ද නිරීක්ෂණය නොවේ.
ඇතැම් බල චක්‍ර අතරතුර, පරාමිති වින්‍යාසයන් සමඟ මංතීරු ඩෙස්ක්ව් දෝෂයක් දිස්විය හැක. මෙම දෝෂය මඟහරවා ගැනීම සඳහා, LEMC ඕෆ්සෙට් අගයන් ක්‍රමලේඛනය කළ යුතුය, නැතහොත් ඔබට මෙය ක්‍රමාංකන අතුගා දැමීමේ ක්‍රියා පටිපාටියෙන් ස්වයංක්‍රීය කළ හැක. LEMC ඕෆ්සෙට් හි නීතිමය අගයන් පිළිබඳ වැඩි විස්තර සඳහා, F-tile JESD204C IP පරිශීලක මාර්ගෝපදේශයේ RBD සුසර කිරීමේ යාන්ත්‍රණය වෙත යොමු වන්න.

අදාළ තොරතුරු
RBD සුසර කිරීමේ යාන්ත්‍රණය

සාරාංශය
මෙම වාර්තාව ADC සඳහා 204 Gbps දක්වා AD9081/9082 (R2 Silicon) උපාංගය සමඟ JESD24.75C Intel FPGA IP සහ PHY විදුලි අතුරුමුහුණත වලංගු භාවය පෙන්වයි. උපාංග දෙකෙහි අන්තර් ක්‍රියාකාරීත්වය සහ ක්‍රියාකාරීත්වය පිළිබඳ විශ්වාසය සැපයීම සඳහා සම්පූර්ණ වින්‍යාසය සහ දෘඪාංග සැකසුම පෙන්වයි.

AN 927 සඳහා ලේඛන සංශෝධන ඉතිහාසය: JESD204C Intel FPGA IP සහ ADI AD9081 MxFE* ADC Interoperability Report for Intel Agilex F-Tile Devices

ලේඛන අනුවාදය	වෙනස්කම්
2022.04.25	මුල් නිකුතුව.

AN 876: JESD204C Intel® FPGA IP සහ ADI AD9081 MxFE* ADC Intel® Agilex® F-ටයිල් උපාංග සඳහා අන්තර් ක්‍රියාකාරීත්ව වාර්තාව

ලේඛන / සම්පත්

intel JESD204C Intel FPGA IP සහ ADI AD9081 MxFE ADC අන්තර් ක්‍රියාකාරීත්ව වාර්තාව [pdf] පරිශීලක මාර්ගෝපදේශය
JESD204C Intel FPGA IP සහ ADI AD9081 MxFE ADC අන්තර් ක්‍රියාකාරීත්ව වාර්තාව, JESD204C, Intel FPGA IP සහ ADI AD9081 MxFE ADC අන්තර් ක්‍රියාකාරීත්ව වාර්තාව

යොමු කිරීම්

පරිශීලක අත්පොත