JESD204C Intel FPGA IP နှင့် ADI AD9081 MxFE ADC အပြန်အလှန်လုပ်ဆောင်နိုင်မှု အစီရင်ခံစာ

ထုတ်ကုန်အချက်အလက်

အသုံးပြုသူလက်စွဲတွင်ဖော်ပြထားသောထုတ်ကုန်သည် JESD204C Intel FPGA IP ဖြစ်သည်။ ၎င်းသည် Intel Agilex I-Series F-Tile Demo Board နှင့် ADI AD9081-FMCA-EBZ EVM တို့နှင့် တွဲဖက်အသုံးပြုသည့် ဟာ့ဒ်ဝဲအစိတ်အပိုင်းတစ်ခုဖြစ်သည်။ IP ကို ​​Duplex မုဒ်တွင် ချက်ခြင်းလုပ်ဆောင်သော်လည်း လက်ခံသူလမ်းကြောင်းကိုသာ အသုံးပြုထားသည်။ ၎င်းသည် 375 MHz လင့်ခ်နာရီနှင့် 375 MHz ဘောင်နာရီကို ထုတ်ပေးသည်။ ADC အပြန်အလှန်လုပ်ဆောင်နိုင်မှုစမ်းသပ်မှုအတွက် ဟာ့ဒ်ဝဲထည့်သွင်းမှုကို ပုံ 1 တွင်ပြသထားသည်။ IP သည် JESD204C Intel FPGA IP ကိရိယာနာရီကို ရင်းမြစ်ပေးသည့် နာရီမီးစက်မှ SYSREF လိုအပ်သည်။

ထုတ်ကုန်အသုံးပြုမှု ညွှန်ကြားချက်များ

ဟာ့ဒ်ဝဲတပ်ဆင်မှု
JESD204C Intel FPGA IP ကို ​​အသုံးပြုရန်အတွက် ဟာ့ဒ်ဝဲကို စနစ်ထည့်သွင်းရန်၊ အောက်ပါအဆင့်များကို လိုက်နာပါ-

1. ADI AD9081-FMCA-EBZ EVM ကို Intel Agilex I-Series F-Tile Demo Board ၏ FMC+ ချိတ်ဆက်ကိရိယာသို့ ချိတ်ဆက်ပါ။
2. JESD204C Intel FPGA IP စက်နာရီကို ရင်းမြစ်ပေးသည့် နာရီမီးစက်မှ SYSREF အချက်ပြမှုကို သေချာပါစေ။

စနစ်ဖော်ပြချက်
စနစ်အဆင့် ပုံကြမ်းသည် ဤဒီဇိုင်းတွင် မတူညီသော module များကို မည်ကဲ့သို့ချိတ်ဆက်ထားကြောင်း ပြသသည်။ ၎င်းတွင် Intel Agilex-I F-tile Demo Board၊ Intel Agilex F-tile Device၊ Top-Level RTL၊ Platform Designer System၊ Pattern Generator၊ Pattern Checker၊ F-Tile JESD204C Duplex IP Core နှင့် နာရီများနှင့် အင်တာဖေ့စ်အမျိုးမျိုးတို့ ပါဝင်သည်။

အပြန်အလှန်လုပ်ဆောင်နိုင်မှု နည်းစနစ်
လက်ခံသူဒေတာလင့်ခ်အလွှာ
ဤစမ်းသပ်ဧရိယာသည် စင့်ခ်ခေါင်းစီးချိန်ညှိမှု (SHA) နှင့် တိုးချဲ့သည့် ဘက်စုံပိတ်ဆို့ခြင်း (EMBA) အတွက် စမ်းသပ်မှုကိစ္စများကို အကျုံးဝင်သည်။ JESD204C Intel FPGA IP သည် စမ်းသပ်နေစဉ်အတွင်း ဒေတာလင့်ခ်အလွှာမှ မှတ်ပုံတင်ချက်များကို ဖတ်ပြပြီး ၎င်းတို့အား မှတ်တမ်းအဖြစ် ရေးသားသည်။ files၊ နှင့် TCL scripts များမှတစ်ဆင့် စံနှုန်းများကို ဖြတ်သန်းရန်အတွက် ၎င်းတို့ကို အတည်ပြုသည်။

JESD204C Intel® FPGA IP နှင့် ADI AD9081 MxFE* ADC အပြန်အလှန်လုပ်ဆောင်နိုင်မှု အစီရင်ခံစာ Intel® Agilex™ F-tile စက်ပစ္စည်းများအတွက်

JESD204C Intel® FPGA IP သည် မြန်နှုန်းမြင့် point-to-point serial interface ဉာဏပိုင်ဆိုင်မှု (IP) ဖြစ်သည်။
JESD204C Intel FPGA IP ကို ​​ရွေးချယ်ထားသော JESD204C လိုက်လျောညီထွေရှိသော analog-to-digital converter (ADC) စက်ပစ္စည်းများစွာဖြင့် ဟာ့ဒ်ဝဲ-စမ်းသပ်ပြီးပါပြီ။
ဤအစီရင်ခံစာသည် Analog Devices Inc. (ADI) မှ AD204 Mixed Signal Front End (MxFE*) အကဲဖြတ်မှု module (EVM) နှင့် JESD9081C Intel FPGA IP ၏ အပြန်အလှန်လုပ်ဆောင်နိုင်မှုကို မီးမောင်းထိုးပြထားသည်။ အောက်ဖော်ပြပါ ကဏ္ဍများသည် ဟာ့ဒ်ဝဲငွေရှင်းနည်းစနစ်နှင့် စမ်းသပ်မှုရလဒ်များကို ဖော်ပြသည်။

ဆက်စပ်အချက်အလက်
F-tile JESD204C Intel FPGA IP အသုံးပြုသူလမ်းညွှန်

Hardware နှင့် Software လိုအပ်ချက်များ
အပြန်အလှန်လုပ်ဆောင်နိုင်မှုစမ်းသပ်မှုတွင် အောက်ပါဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲကိရိယာများ လိုအပ်သည်- ဟာ့ဒ်ဝဲ

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) 12V ပါဝါအဒက်တာပါရှိသော
• အင်နာလော့ကိရိယာများ (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ၊ Rev C)
• Skywork Si5345-D အကဲဖြတ်ဘုတ်အဖွဲ့ (Si5345-D-EVB)
• SMA အထီးမှ SMP အထီး
• SMP အထီးမှ SMP ကြိုး

ဆော့ဝဲ

• Intel Quartus® Prime Pro Edition ဆော့ဖ်ဝဲဗားရှင်း 21.4
• AD9081_API ဗားရှင်း 1.1.0 သို့မဟုတ် အသစ်များ (AD9081 EVM ဖွဲ့စည်းမှုစနစ်အတွက် လိုအပ်သော Linux အပလီကေးရှင်း)

ဆက်စပ်အချက်အလက်

• AD9081/AD9082 စနစ်ဖွံ့ဖြိုးတိုးတက်မှု အသုံးပြုသူလမ်းညွှန်
• Skyworks Si5345-D အကဲဖြတ်ဘုတ်အဖွဲ့ အသုံးပြုသူလမ်းညွှန်

ဟာ့ဒ်ဝဲတပ်ဆင်မှု
JESD204C Intel FPGA IP ကို ​​Duplex မုဒ်တွင် ချက်ခြင်းလုပ်ဆောင်သော်လည်း လက်ခံသူလမ်းကြောင်းကိုသာ အသုံးပြုထားသည်။ FCLK_MULP=1၊ WIDTH_MULP=8၊ S=1 အတွက်၊ core PLL သည် 375 MHz လင့်ခ်နာရီနှင့် 375 MHz ဘောင်နာရီကို ထုတ်ပေးသည်။
Intel Agilex I-Series F-Tile သရုပ်ပြဘုတ်အား ADI AD9081-FMCA-EBZ EVM ဖွံ့ဖြိုးတိုးတက်မှုဘုတ်အဖွဲ့၏ FMC+ ချိတ်ဆက်ကိရိယာနှင့် ချိတ်ဆက်ထားသော အသုံးပြုထားသည်။ ADC အပြန်အလှန်လုပ်ဆောင်နိုင်မှုစမ်းသပ်မှုအတွက် ဟာ့ဒ်ဝဲတပ်ဆင်မှုကို ဟာ့ဒ်ဝဲတပ်ဆင်မှုပုံတွင် ပြထားသည်။- • AD9081-FMCA-EBZ EVM သည် FMC+ ချိတ်ဆက်ကိရိယာမှတစ်ဆင့် Intel Agilex I-Series F-Tile Demo Board မှ ပါဝါကိုရယူသည်။

• F-tile transceiver နှင့် JESD204C Intel FPGA IP core PLL ရည်ညွှန်းနာရီများကို SMA မှ SMP ကြိုးမှတဆင့် Si5345-D-EVB မှ ပံ့ပိုးပေးပါသည်။ U0 သည် SMP ကြိုးနှင့် ချိတ်ဆက်ထားသည့် CLKIN22 ကို ယူဆောင်ကြောင်း သေချာစေရန် Agilex-I F-Tile Demo Board တွင် MUX_DIP_SW1 ကို အမြင့်တွင် သတ်မှတ်ပါ။
• Si5345-D-EVB သည် AD7044 EVM တွင်ရှိသော HMC9081 ပရိုဂရမ်ထုတ်နိုင်သော နာရီမီးစက်အား SMP မှ SMP ကေဘယ်ကြိုးမှ တစ်ဆင့် ရည်ညွှန်းနာရီကို ပေးပါသည်။
• JESD204C Intel FPGA IP core အတွက် စီမံခန့်ခွဲမှုနာရီကို Intel Agilex I-Series F-tile Demo Board တွင်ရှိသော Silicon Labs Si5332 ပရိုဂရမ်ထုတ်နိုင်သော နာရီမီးစက်မှ ပံ့ပိုးပေးပါသည်။
• HMC7044 ပရိုဂရမ်ထုတ်နိုင်သောနာရီ ဂျင်နရေတာသည် AD9081 စက်ကိုရည်ညွှန်းသောနာရီကို ပေးဆောင်သည်။ AD9081 စက်ပစ္စည်းတွင်ပါရှိသော phase-locked loop (PLL) သည် လိုချင်သော ADC s ကိုထုတ်ပေးသည်။ampကိရိယာရည်ညွှန်းနာရီမှ လင်းနာရီ။
• Subclass 1 အတွက်၊ HMC7044 နာရီ ဂျင်နရေတာသည် AD9081 စက်အတွက် SYSREF အချက်ပြမှုနှင့် JESD204C Intel FPGA IP အတွက် FMC+ ချိတ်ဆက်ကိရိယာမှတစ်ဆင့် ထုတ်ပေးသည်။

မရှိte- Intel သည် JESD204C Intel FPGA IP ကိရိယာနာရီကို ရင်းမြစ်ပေးသည့် နာရီမီးစက်မှ ပေးဆောင်ရန် SYSREF အား အကြံပြုထားသည်။

စနစ်ဖော်ပြချက်

အောက်ဖော်ပြပါ စနစ်အဆင့် ပုံကြမ်းသည် ဤဒီဇိုင်းတွင် မတူညီသော module များကို မည်သို့ချိတ်ဆက်ထားကြောင်း ပြသသည်။

ပုံ ၇။ စနစ် ပုံကြမ်း

မှတ်စုများ:

1. M သည် converters အရေအတွက်ဖြစ်သည်။
2. S သည် ကူးစက်နိုင်သော အရေအတွက်ဖြစ်သည်။amples per converter per frame တစ်ခု။
3. WIDTH_MULP သည် အပလီကေးရှင်းအလွှာနှင့် သယ်ယူပို့ဆောင်ရေးအလွှာကြားရှိ ဒေတာအကျယ် မြှောက်ကိန်းဖြစ်သည်။
4. N သည် converter တစ်ခုစီတွင် ကူးပြောင်းမှုဘစ်များ၏ အရေအတွက်ဖြစ်သည်။
5. CS သည် ပြောင်းလဲခြင်းတစ်ခုအတွက် ထိန်းချုပ်မှုဘစ်အရေအတွက်ဖြစ်သည်။amples

ဤစနစ်တွင် ဥပမာample L=8၊ M=4 နှင့် F=1၊ transceiver လမ်းသွယ်များ၏ ဒေတာနှုန်းသည် 24.75 Gbps ဖြစ်သည်။
Si5332 OUT1 သည် 100 MHz နာရီကို mgmt_clk သို့ထုတ်ပေးသည်။ Si5345-D-EVB သည် နာရီကြိမ်နှုန်းနှစ်ခုဖြစ်သည့် 375 MHz နှင့် 100 MHz ကိုထုတ်ပေးသည်။ 375 MHz ကို J19 SMA အပေါက်မှတစ်ဆင့် Intel Agilex I-Series F-tile Demo Board တွင် မြှုပ်သွင်းထားသည့် multiplexer သို့ ထောက်ပံ့ပေးသည်။ ထည့်သွင်းထားသော multiplexer ၏ အထွက်နာရီသည် F-tile transceiver ရည်ညွှန်းနာရီ (refclk_xcvr) နှင့် JESD204C Intel FPGA IP core PLL ရည်ညွှန်းနာရီ (refclk_core) ကို မောင်းနှင်ပေးပါသည်။ Si100-D-EVB မှ 5345 MHz သည် AD7044 EVM တွင်ရှိသော HMC9081 programmable clock generator နှင့် clock input အဖြစ်
(EXT_HMCREF)။

HCM7044 သည် FMC Connector မှတဆင့် 11.71875 MHz ၏ အချိန်အပိုင်းအခြားအလိုက် SYSREF အချက်ပြမှုကို ထုတ်ပေးသည်။
JESD204C Intel FPGA IP ကို ​​Duplex မုဒ်တွင် ချက်ခြင်းလုပ်ဆောင်သော်လည်း လက်ခံသူလမ်းကြောင်းကိုသာ အသုံးပြုထားသည်။

အပြန်အလှန်လုပ်ဆောင်နိုင်မှု နည်းစနစ်
အောက်ဖော်ပြပါ ကဏ္ဍတွင် စာမေးပွဲ ရည်မှန်းချက်များ၊ လုပ်ထုံးလုပ်နည်း နှင့် ဖြတ်သန်းမှု စံနှုန်းများကို ဖော်ပြထားပါသည်။ စမ်းသပ်မှုတွင် အောက်ပါနယ်ပယ်များ ပါဝင်သည်-

• လက်ခံသူဒေတာလင့်ခ်အလွှာ
• လက်ခံသူသယ်ယူပို့ဆောင်ရေးအလွှာ

လက်ခံသူဒေတာလင့်ခ်အလွှာ
ဤစမ်းသပ်ဧရိယာသည် စင့်ခ်ခေါင်းစီးချိန်ညှိမှု (SHA) နှင့် တိုးချဲ့သည့် ဘက်စုံပိတ်ဆို့ခြင်း (EMBA) အတွက် စမ်းသပ်မှုကိစ္စများကို အကျုံးဝင်သည်။
လင့်ခ်စတင်ချိန်တွင်၊ လက်ခံသူအား ပြန်လည်သတ်မှတ်ပြီးနောက်၊ JESD204C Intel FPGA IP သည် စက်ပစ္စည်းမှထုတ်လွှင့်သော ထပ်တူပြုမှုဆိုင်ရာ ခေါင်းစီးစီးကြောင်းကို စတင်ရှာဖွေနေပါသည်။ ဒေတာလင့်ခ်အလွှာမှ အောက်ဖော်ပြပါ မှတ်ပုံတင်ချက်များကို မှတ်တမ်းအဖြစ် ရေးမှတ်ပြီး စမ်းသပ်နေစဉ်အတွင်း ဖတ်ပါသည်။ files၊ နှင့် TCL scripts များမှတစ်ဆင့် စံနှုန်းများကို ဖြတ်သန်းရန်အတွက် အတည်ပြုထားသည်။

ဆက်စပ်အချက်အလက်
F-tile JESD204C Intel FPGA IP အသုံးပြုသူလမ်းညွှန်

စင့်ခ်ခေါင်းစီးချိန်ညှိမှု (SHA)
ဇယား 1. ချိန်ကိုက်မှု ခေါင်းစီး ချိန်ညှိမှု စမ်းသပ်မှု ကိစ္စများ

Test Case	ရည်ရွယ်ချက်	ဖော်ပြချက်	Passing Criteria
SHA.၁	ပြန်လည်သတ်မှတ်ခြင်းအစီအစဉ်ပြီးဆုံးပြီးနောက် Sync Header Lock ကို အခိုင်အမာပြုလုပ်ထားခြင်းရှိမရှိ စစ်ဆေးပါ။	အောက်ပါအချက်များအား မှတ်ပုံတင်များမှ ဖတ်ပြသည်- CDR_Lock ကို rx_status3 (0x8C) မှတ်ပုံတင်မှ ဖတ်သည်။ SH_Locked ကို rx_status4 (0x90) မှတ်ပုံတင်မှ ဖတ်သည်။ jrx_sh_err_status ကို rx_err_status (0x60) မှတ်ပုံတင်မှ ဖတ်သည်။	CDR_Lock နှင့် SH_LOCK သည် လမ်းသွားအရေအတွက်နှင့် ကိုက်ညီသော မြင့်မားသောနေရာတွင် အခိုင်အမာဖော်ပြသင့်သည်။ jrx_sh_err_status ဖြစ်သင့်သည်။  jrx_sh_err_status ရှိ ဘစ်အကွက်များသည် sh_unlock_err၊ rx_gb_overflow_err၊ rx_gb_underflow_err၊ invalid_sync_header၊ src_rx_alarm၊ syspll_lock_err နှင့် cdr_locked_err အတွက် စစ်ဆေးပါသည်။
SHA.၁	စင့်ခ်ခေါင်းစီးလော့ခ်ကို အောင်မြင်ပြီးနောက် Sync Header Lock အခြေအနေကို စစ်ဆေးပါ (သို့မဟုတ် Extended Multi-Block Alignment အဆင့်အတွင်း) နှင့် တည်ငြိမ်သည်။	invalid_sync_header ကို မှတ်ပုံတင်ခြင်းမှ Sync Header လော့ခ်ချမှု အခြေအနေအတွက် ဖတ်သည် (0x60[8])။	invalid_sync_header အခြေအနေသည် 0 ဖြစ်သင့်သည်။

ထပ်တိုး Multiblock Alignment (EMBA)

ဇယား 2. တိုးချဲ့ Multiblock Alignment Test Cases

Test Case		ရည်ရွယ်ချက်		ဖော်ပြချက်		Passing Criteria
EMBA.1		Sync Header Lock ၏ အခိုင်အမာပြောဆိုပြီးမှသာ Extended Multiblock Lock ကို အခိုင်အမာအတည်ပြုထားခြင်းရှိမရှိ စစ်ဆေးပါ။		အောက်ဖော်ပြပါ အချက်ပြမှုများကို မှတ်ပုံတင်များမှတဆင့် ဖတ်သည် ။		EMB_Locked_1 တန်ဖိုးသည် လမ်းသွားတစ်ခုစီနှင့် သက်ဆိုင်သော 1 နှင့် ညီသင့်သည်။ EMB_Lock_err သည် 0 ဖြစ်သင့်သည်။
	Test Case		ရည်ရွယ်ချက်		ဖော်ပြချက်		Passing Criteria
					EMB_Locked_1 ကို rx_status5 (0x94) မှတ်ပုံတင်မှ ဖတ်သည်။ EMB_Lock_err ကို rx_err_status (0x60[19]) မှတ်ပုံတင်မှ ဖတ်သည်။
	EMBA.2		Extended Multiblock လော့ခ်အခြေအနေသည် တည်ငြိမ်မှုရှိမရှိ (ထပ်တိုးပြီးသော့ခတ်ပြီးနောက် သို့မဟုတ် elastic buffer မထွက်မချင်း) မမှန်ကန်သော Multiblock မရှိကို စစ်ဆေးပါ။		invalid_eomb_eoemb ကို rx_err_status (0x60[10:9]) မှတ်ပုံတင်မှ ဖတ်သည်။		invalid_eomb_eoemb သည် “00” ဖြစ်သင့်သည်။
	EMBA.3		လမ်းသွားချိန်ညှိမှုကို စစ်ဆေးပါ။		အောက်ပါတန်ဖိုးများကို မှတ်ပုံတင်များမှ ဖတ်သည် elastic_buf_over_flow ကို rx_err_status (0x60[20]) မှတ်ပုံတင်မှ ဖတ်သည်။ elastic_buf_full ကို rx_status6 (0x98) မှတ်ပုံတင်မှ ဖတ်သည်။		elastic_buf_over_flow သည် 0 ဖြစ်သင့်သည်။ elastic_buf_full တန်ဖိုးသည် လမ်းသွားတစ်ခုစီအတွက် 1 နှင့် ညီသင့်သည်။

လက်ခံသူသယ်ယူပို့ဆောင်ရေးအလွှာ (TL)
လက်ခံသူ (RX) JESD204C Intel FPGA IP နှင့် သယ်ယူပို့ဆောင်ရေးအလွှာမှတဆင့် payload ဒေတာစီးကြောင်း၏ ဒေတာခိုင်မာမှုကို စစ်ဆေးရန်အတွက် ADC ကို r တွင် ပြင်ဆင်သတ်မှတ်ထားသည်။amp/PRBS စမ်းသပ်မှုပုံစံ။ ADC သည် JESD204C Intel FPGA IP တွင် သတ်မှတ်ထားသည့် တူညီသောဖွဲ့စည်းပုံဖြင့် လုပ်ဆောင်ရန်လည်း သတ်မှတ်ထားသည်။ rampFPGA ထည်ရှိ /PRBS checker သည် r ကိုစစ်ဆေးသည်။amp/PRBS ဒေတာ ခိုင်မာမှု တစ်မိနစ်။ RX JESD204C Intel FPGA IP မှတ်ပုံတင်ခြင်း rx_err ကို သုညတန်ဖိုးအတွက် တစ်မိနစ်ဆက်တိုက် စစ်တမ်းကောက်ယူသည်။
အောက်ဖော်ပြပါပုံသည် ဒေတာခိုင်မာမှုကို စစ်ဆေးခြင်းအတွက် သဘောတရားဆိုင်ရာ စမ်းသပ်တပ်ဆင်မှုကို ပြသထားသည်။

ပုံ 3. R ကိုအသုံးပြု၍ Data Integrity ကိုစစ်ဆေးပါ။amp/PRBS15 စစ်ဆေးခြင်း။

Table 3. Transport Layer Test Cases

Test Case	ရည်ရွယ်ချက်	ဖော်ပြချက်	Passing Criteria
TL.1	r ကို အသုံးပြု၍ ဒေတာချန်နယ်၏ သယ်ယူပို့ဆောင်ရေး အလွှာမြေပုံကို စစ်ဆေးပါ။amp စမ်းသပ်မှုပုံစံ။	Data_mode ကို R ဟု သတ်မှတ်ထားသည်။amp_မုဒ်။ အောက်ဖော်ပြပါ အချက်ပြမှုများကို မှတ်ပုံတင်များမှတဆင့် ဖတ်သည် ။ crc_err ကို rx_err_status (0x60[14]) မှဖတ်သည်။  jrx_patchk_data_error ကို tst_err0 မှတ်ပုံတင်မှ ဖတ်သည်။	crc_err သည် ဖြတ်ရန် နည်းသင့်သည်။ jrx_patchk_data_error နိမ့်သင့်သည်။
TL.2	PRBS15 စမ်းသပ်မှုပုံစံကို အသုံးပြု၍ ဒေတာချန်နယ်၏ သယ်ယူပို့ဆောင်ရေးအလွှာမြေပုံကို စစ်ဆေးပါ။	Data_mode ကို prbs_mode သို့ သတ်မှတ်ထားသည်။ အောက်ပါတန်ဖိုးများကို မှတ်ပုံတင်များမှ ဖတ်သည် crc_err ကို rx_err_status (0x60[14]) မှဖတ်သည်။ jrx_patchk_data_error ကို tst_err0 မှတ်ပုံတင်မှ ဖတ်သည်။	crc_err သည် ဖြတ်ရန် နည်းသင့်သည်။ jrx_patchk_data_error နိမ့်သင့်သည်။

JESD204C Intel FPGA IP နှင့် ADC ဖွဲ့စည်းမှုပုံစံများ
ဤဟာ့ဒ်ဝဲငွေရှင်းခြင်းရှိ JESD204C Intel FPGA IP ဘောင်များ (L၊ M နှင့် F) ကို AD9081 စက်မှ ပံ့ပိုးပေးထားသည်။ transceiver ဒေတာနှုန်း, sampလင်နာရီနှင့် အခြား JESD204C ဘောင်များသည် AD908D1 လည်ပတ်မှုအခြေအနေများနှင့် ကိုက်ညီပါသည်။
ဟာ့ဒ်ဝဲငွေပေးချေမှုစမ်းသပ်ခြင်းသည် JESD204C Intel FPGA IP ကို ​​အောက်ပါ ကန့်သတ်ဖွဲ့စည်းမှုဖြင့် လုပ်ဆောင်သည်။

ဖွဲ့စည်းမှုအားလုံးအတွက် ကမ္ဘာလုံးဆိုင်ရာ ဆက်တင်-

• E = 1
• CF = 0
• CS = 0
• အတန်းခွဲ = ၁
• FCLK_MULP = ၁
• WIDTH_MULP = ၈
• SH_CONFIG = CRC-12
• FPGA စီမံခန့်ခွဲမှုနာရီ (MHz) = 100

စမ်းသပ်မှုရလဒ်များ
အောက်ပါဇယားတွင် ဖြစ်နိုင်ချေရလဒ်များနှင့် ၎င်းတို့၏အဓိပ္ပါယ်ဖွင့်ဆိုချက်များပါရှိသည်။

ဇယား 4. ရလဒ်များ အဓိပ္ပါယ်ဖွင့်ဆိုချက်

ရလဒ်	အဓိပ္ပါယ်
အောင်ချက်	စမ်းသပ်မှုအောက်ရှိ စက်ပစ္စည်း (DUT) ကို လိုက်လျောညီထွေရှိသော အမူအကျင့်များပြသရန် စောင့်ကြည့်လေ့လာခဲ့သည်။
မှတ်ချက်များဖြင့် ဖြတ်သန်းပါ။	DUT သည် လိုက်လျောညီထွေရှိသော အပြုအမူကို ပြသရန် စောင့်ကြည့်လေ့လာခဲ့သည်။ သို့သော်၊ အခြေအနေ၏နောက်ထပ်ရှင်းပြချက်တစ်ခုပါဝင်သည် (ဥပမာample- အချိန်ကန့်သတ်ချက်များကြောင့် စမ်းသပ်မှု၏ တစ်စိတ်တစ်ပိုင်းသာ လုပ်ဆောင်ခဲ့သည်။)

ရလဒ်	အဓိပ္ပါယ်
FAIL	DUT သည် လိုက်လျောညီထွေမရှိသော အပြုအမူကိုပြသရန် စောင့်ကြည့်လေ့လာခဲ့သည်။
သတိပေးချက်	DUT သည် မထောက်ခံသော အမူအကျင့်ကို ပြသရန် စောင့်ကြည့်လေ့လာခဲ့သည်။
မှတ်ချက်များကိုကိုးကားပါ။	လေ့လာတွေ့ရှိချက်များအရ မှန်ကန်သော ဖြတ်သန်းခွင့် သို့မဟုတ် ကျရှုံးမှုကို မဆုံးဖြတ်နိုင်ပေ။ အခြေအနေနှင့် ပတ်သက်၍ ထပ်လောင်းရှင်းပြချက်တစ်ခု ပါဝင်သည်။

အောက်ပါဇယားသည် စမ်းသပ်မှုကိစ္စများတွင် SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, နှင့် TL.2 တို့၏ သက်ဆိုင်ရာတန်ဖိုးများဖြစ်သော L, M, F, ဒေတာနှုန်း၊ ၎ampလင်းနာရီ၊ လင့်ခ်နာရီနှင့် SYSREF ကြိမ်နှုန်းများ။

ဇယား 5. စမ်းသပ်မှုကိစ္စများအတွက် SHA.1၊ SHA.2၊ EMBA.1၊ EMBA.2၊ EMBA.3၊ TL.1 နှင့် TL.2

မရှိ	L	M	F	S	HD	E	N	NP	ADC Sampလင်းနာရီ (MHz)	FPGA စက်နာရီ (MHz)	FPGA ဘောင်နာရီ (MHz)	FPGA လင့်ခ်နာရီ (MHz)	လမ်းသွားနှုန်း (Gbps)	ရလဒ်
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	သည်း

စမ်းသပ်မှုရလဒ်မှတ်ချက်များ
စမ်းသပ်မှုတစ်ခုစီတွင်၊ RX JESD204C Intel FPGA IP သည် ထပ်တူကျသော ခေါင်းစီးချိန်ညှိမှု၊ တိုးချဲ့မှုများစွာကို ချိန်ညှိခြင်းနှင့် အသုံးပြုသူဒေတာအဆင့်အထိ အောင်မြင်စွာသတ်မှတ်ပေးသည်။
R မှ ဒေတာ ခိုင်မာမှု ပြဿနာကို မစောင့်ထိန်းပါ။amp နှင့် ရုပ်ပိုင်းဆိုင်ရာလမ်းကြောင်းများအားလုံးကို အကျုံးဝင်သည့် JESD ဖွဲ့စည်းမှုပုံစံများအတွက် PRBS စစ်ဆေးသည့်ကိရိယာ၊ ထို့အပြင် စက်ဘီးစီး၍မွမ်းမံမှုစစ်ဆေးခြင်း (CRC) နှင့် အမိန့်ပေးသည့် ညီမျှခြင်းဆိုင်ရာ အမှားအယွင်းကို သတိပြုမိသည်။
အချို့သော ပါဝါစက်ဝန်းများအတွင်း၊ ကန့်သတ်ဖွဲ့စည်းပုံများနှင့်အတူ lane deskew error ပေါ်လာနိုင်သည်။ ဤအမှားအယွင်းကို ရှောင်ရှားရန်၊ LEMC အော့ဖ်ဆက်တန်ဖိုးများကို ပရိုဂရမ်ရေးဆွဲထားသင့်သည် သို့မဟုတ် ၎င်းကို ချိန်ညှိဖြီးဖြန်းသည့်လုပ်ငန်းစဉ်ဖြင့် အလိုအလျောက်လုပ်ဆောင်နိုင်သည်။ LEMC offset ၏တရားဝင်တန်ဖိုးများအကြောင်း နောက်ထပ်အချက်အလက်များအတွက်၊ F-tile JESD204C IP အသုံးပြုသူလမ်းညွှန်ရှိ RBD Tuning Mechanism ကို ကိုးကားပါ။

ဆက်စပ်အချက်အလက်
RBD Tuning Mechanism ၊

အနှစ်ချုပ်
ဤအစီရင်ခံစာသည် ADC အတွက် 204 Gbps အထိ AD9081/9082 (R2 Silicon) စက်ပစ္စည်းဖြင့် JESD24.75C Intel FPGA IP နှင့် PHY လျှပ်စစ်ကြားခံအား တရားဝင်ကြောင်းပြသထားသည်။ ပြီးပြည့်စုံသော ဖွဲ့စည်းမှုပုံစံနှင့် ဟာ့ဒ်ဝဲစနစ်ထည့်သွင်းမှုကို စက်ပစ္စည်းနှစ်ခု၏ အပြန်အလှန်လုပ်ဆောင်နိုင်မှုနှင့် စွမ်းဆောင်ရည်အပေါ် ယုံကြည်စိတ်ချမှုကို ပေးစွမ်းရန် ပြသထားသည်။

AN 927 အတွက် စာရွက်စာတမ်းပြန်လည်ပြင်ဆင်မှုမှတ်တမ်း- JESD204C Intel FPGA IP နှင့် Intel Agilex F-Tile စက်များအတွက် ADI AD9081 MxFE* ADC အပြန်အလှန်လုပ်ဆောင်နိုင်မှုအစီရင်ခံစာ

စာရွက်စာတမ်းဗားရှင်း	အပြောင်းအလဲများ
2022.04.25	ကနဦး ထုတ်ဝေမှု။

AN 876- Intel® Agilex® F-Tile စက်များအတွက် ADI AD204 MxFE* ADC အပြန်အလှန်လုပ်ဆောင်နိုင်မှု အစီရင်ခံစာ JESD9081C Intel® FPGA IP နှင့်

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

intel JESD204C Intel FPGA IP နှင့် ADI AD9081 MxFE ADC အပြန်အလှန်လုပ်ဆောင်နိုင်မှုအစီရင်ခံစာ [pdf] အသုံးပြုသူလမ်းညွှန် JESD204C Intel FPGA IP နှင့် ADI AD9081 MxFE ADC အပြန်အလှန်လုပ်ဆောင်နိုင်မှုအစီရင်ခံစာ၊ JESD204C၊ Intel FPGA IP နှင့် ADI AD9081 MxFE ADC အပြန်အလှန်လုပ်ဆောင်နိုင်မှုအစီရင်ခံစာ

ကိုးကား

• အသုံးပြုသူလက်စွဲ