JESD204C Intel FPGA IP i ADI AD9081 MxFE ADC izvješće o interoperabilnosti

Informacije o proizvodu

Proizvod koji se spominje u korisničkom priručniku je JESD204C Intel FPGA IP. To je hardverska komponenta koja se koristi zajedno s demo pločom Intel Agilex I serije F-Tile i ADI AD9081-FMCA-EBZ EVM. IP se instancira u Duplex modu, ali se koristi samo staza primatelja. Generira takt veze od 375 MHz i takt okvira od 375 MHz. Postavljanje hardvera za test interoperabilnosti ADC-a prikazano je na slici 1. IP zahtijeva da SYSREF bude osiguran od generatora takta koji daje takt JESD204C Intel FPGA IP uređaja.

Upute za uporabu proizvoda

Postavljanje hardvera
Za postavljanje hardvera za korištenje JESD204C Intel FPGA IP, slijedite ove korake:

1. Spojite ADI AD9081-FMCA-EBZ EVM na FMC+ konektor Intel Agilex I-serije F-Tile demo ploče.
2. Osigurajte da signal SYSREF daje generator takta koji daje takt JESD204C Intel FPGA IP uređaja.

Opis sustava
Dijagram na razini sustava pokazuje kako su različiti moduli povezani u ovom dizajnu. Uključuje Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile uređaj, RTL najviše razine, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core i razne satove i sučelja.

Metodologija interoperabilnosti
Sloj podatkovne veze prijemnika
Ovo područje testiranja pokriva testne slučajeve za poravnanje zaglavlja sinkronizacije (SHA) i prošireno višeblokovno poravnanje (EMBA). JESD204C Intel FPGA IP čita registre iz sloja podatkovne veze tijekom testa, zapisuje ih u dnevnik files, i provjerava ih za prolazak kriterija kroz TCL skripte.

JESD204C Intel® FPGA IP i ADI AD9081 MxFE* ADC izvješće o interoperabilnosti za Intel® Agilex™ F-tile uređaje

JESD204C Intel® FPGA IP je brzo serijsko sučelje od točke do točke intelektualno vlasništvo (IP).
JESD204C Intel FPGA IP je hardverski testiran s nekoliko odabranih JESD204C kompatibilnih analogno-digitalnih pretvarača (ADC).
Ovo izvješće ističe interoperabilnost JESD204C Intel FPGA IP s AD9081 Mixed Signal Front End (MxFE*) modulom za procjenu (EVM) tvrtke Analog Devices Inc. (ADI). Sljedeći odjeljci opisuju metodologiju provjere hardvera i rezultate testiranja.

Povezane informacije
F-pločica JESD204C Intel FPGA IP korisnički priručnik

Hardverski i softverski zahtjevi
Test interoperabilnosti zahtijeva sljedeće hardverske i softverske alate: Hardver

• Demo ploča Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) s adapterom za napajanje od 12 V
• Analog Devices (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D ploča za procjenu (Si5345-D-EVB)
• SMA muški u SMP muški
• SMP muški na SMP kabel

Softver

• Inačica softvera Intel Quartus® Prime Pro Edition 21.4
• AD9081_API verzija 1.1.0 ili novija (Linux aplikacija, potrebna za AD9081 EVM konfiguraciju)

Povezane informacije

• AD9081/AD9082 Korisnički priručnik za razvoj sustava
• Korisnički priručnik za Skyworks Si5345-D evaluacijsku ploču

Postavljanje hardvera
JESD204C Intel FPGA IP se instancira u Duplex modu, ali koristi se samo staza prijemnika. Za FCLK_MULP =1, WIDTH_MULP = 8, S = 1, jezgreni PLL generira takt veze od 375 MHz i takt okvira od 375 MHz.
Demo ploča Intel Agilex I serije F-Tile koristi se s ADI AD9081-FMCA-EBZ EVM spojenim na FMC+ konektor razvojne ploče. Postavljanje hardvera za test interoperabilnosti ADC-a prikazano je na slici Postavljanje hardvera.- • AD9081-FMCA-EBZ EVM dobiva napajanje iz Intel Agilex I-serije F-Tile demo ploče preko FMC+ konektora.

• F-tile primopredajnik i JESD204C Intel FPGA IP jezgra PLL referentni taktovi se isporučuju od Si5345-D-EVB preko SMA do SMP kabela. Postavite MUX_DIP_SW0 na visoko na Agilex-I F-Tile demo ploči kako biste bili sigurni da U22 uzima CLKIN1 koji je spojen na SMP kabel.
• Si5345-D-EVB daje referentni takt HMC7044 programibilnom generatoru takta prisutnom u AD9081 EVM preko SMP-SMP kabela.
• Upravljački takt za JESD204C Intel FPGA IP jezgru isporučuje Silicon Labs Si5332 programabilni generator takta koji je prisutan u Intel Agilex I-Series F-tile Demo Board.
• Programabilni generator takta HMC7044 osigurava referentni sat AD9081 uređaja. Fazno zaključana petlja (PLL) prisutna u AD9081 uređaju generira željene ADCampling sat od referentnog sata uređaja.
• Za podklasu 1, generator takta HMC7044 generira SYSREF signal za AD9081 uređaj i za JESD204C Intel FPGA IP preko FMC+ konektora.

Nete: Intel preporučuje da SYSREF osigura generator takta koji daje takt JESD204C Intel FPGA IP uređaja.

Opis sustava

Sljedeći dijagram na razini sustava pokazuje kako su različiti moduli povezani u ovom dizajnu.

Slika 2. Dijagram sustava

Bilješke:

1. M je broj pretvarača.
2. S je broj odaslanih samples po pretvaraču po okviru.
3. WIDTH_MULP je multiplikator širine podataka između aplikacijskog sloja i transportnog sloja.
4. N je broj bitova konverzije po pretvaraču.
5. CS je broj kontrolnih bitova po konverziji samples.

U ovoj postavci, nprampako je L = 8, M = 4 i F = 1, brzina prijenosa podataka primopredajnih traka je 24.75 Gbps.
Si5332 OUT1 generira takt od 100 MHz za mgmt_clk. Si5345-D-EVB generira dvije taktne frekvencije, 375 MHz i 100 MHz. 375 MHz se dovodi do ugrađenog multipleksera u Intel Agilex I-Series F-tile demo ploči preko J19 SMA priključka. Izlazni takt ugrađenog multipleksera pokreće referentni takt primopredajnika F-pločice (refclk_xcvr) i referentni takt PLL JESD204C Intel FPGA IP jezgre (refclk_core). 100 MHz od Si5345-D-EVB spojen je na HMC7044 programabilni generator takta koji je prisutan u AD9081 EVM kao ulaz takta
(EXT_HMCREF).

HCM7044 generira periodični SYSREF signal od 11.71875 MHz preko FMC konektora.
JESD204C Intel FPGA IP se instancira u Duplex modu, ali koristi se samo staza prijemnika.

Metodologija interoperabilnosti
Sljedeći odjeljak opisuje ciljeve ispita, postupak i kriterije prolaznosti. Test pokriva sljedeća područja:

• Sloj podatkovne veze prijamnika
• Prijemni transportni sloj

Sloj podatkovne veze prijemnika
Ovo područje testiranja pokriva testne slučajeve za poravnanje zaglavlja sinkronizacije (SHA) i prošireno višeblokovno poravnanje (EMBA).
Prilikom pokretanja veze, nakon resetiranja prijamnika, JESD204C Intel FPGA IP počinje tražiti tok zaglavlja sinkronizacije koji prenosi uređaj. Sljedeći registri iz sloja podatkovne veze čitaju se tijekom testa i zapisuju u dnevnik files, i provjereni za prolazak kriterija kroz TCL skripte.

Povezane informacije
F-pločica JESD204C Intel FPGA IP korisnički priručnik

Sinkronizacija poravnanja zaglavlja (SHA)
Tablica 1. Testni slučajevi poravnanja zaglavlja sinkronizacije

Testni slučaj	Cilj	Opis	Kriteriji prolaznosti
SHA.1	Provjerite je li zaključavanje sinkronizirajućeg zaglavlja potvrđeno nakon završetka niza resetiranja.	Iz registara se čitaju sljedeći signali: CDR_Lock se čita iz registra rx_status3 (0x8C). SH_Locked se čita iz registra rx_status4 (0x90). jrx_sh_err_status se čita iz registra rx_err_status (0x60).	CDR_Lock i SH_LOCK trebaju biti postavljeni na visoku razinu koja odgovara broju traka. jrx_sh_err_status bi trebao biti  Bitna polja u jrx_sh_err_status provjeravaju sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err i cdr_locked_err.
SHA.2	Provjerite status zaključavanja sinkronizirajućeg zaglavlja nakon što je postignuto zaključavanje sinkronizirajućeg zaglavlja (ili tijekom faze proširenog višeblokovnog poravnanja) i stabilno.	invalid_sync_header se čita za status zaključavanja zaglavlja sinkronizacije iz registra (0x60[8]).	invalid_sync_header status treba biti 0.

Prošireno višeblokovno poravnanje (EMBA)

Tablica 2. Prošireni testni slučajevi poravnanja s više blokova

Testni slučaj		Cilj		Opis		Kriteriji prolaznosti
EMBA.1		Provjerite je li Extended Multiblock Lock postavljen tek nakon potvrđivanja Sync Header Lock.		Kroz registre se čitaju sljedeći signali:		Vrijednost EMB_Locked_1 trebala bi biti jednaka 1 koja odgovara svakoj traci. EMB_Lock_err treba biti 0.
	Testni slučaj		Cilj		Opis		Kriteriji prolaznosti
					EMB_Locked_1 se čita iz registra rx_status5 (0x94). EMB_Lock_err se čita iz registra rx_err_status (0x60[19]).
	EMBA.2		Provjerite je li status proširenog zaključavanja višestrukih blokova stabilan (nakon proširenog zaključavanja višestrukih blokova ili dok se ne otpusti elastični međuspremnik) i da nema nevažećih višestrukih blokova.		invalid_eomb_eoemb se čita iz registra rx_err_status (0x60[10:9]).		invalid_eomb_eoemb treba biti "00".
	EMBA.3		Provjerite poravnanje trake.		Iz registara se čitaju sljedeće vrijednosti: elastic_buf_over_flow se čita iz registra rx_err_status (0x60[20]). elastic_buf_full se čita iz registra rx_status6 (0x98).		elastic_buf_over_flow treba biti 0. Vrijednost elastic_buf_full trebala bi biti jednaka 1 što odgovara svakoj traci.

Prijemni transportni sloj (TL)
Za provjeru integriteta podataka toka korisnih podataka kroz prijemnik (RX) JESD204C Intel FPGA IP i prijenosni sloj, ADC je konfiguriran za ramp/PRBS ispitni uzorak. ADC je također postavljen da radi s istom konfiguracijom koja je postavljena u JESD204C Intel FPGA IP. ramp/PRBS alat za provjeru u FPGA fabrici provjerava ramp/PRBS integritet podataka za jednu minutu. RX JESD204C Intel FPGA IP registar rx_err kontinuirano se ispituje za nultu vrijednost jednu minutu.
Donja slika prikazuje konceptualnu postavku testa za provjeru integriteta podataka.

Slika 3. Provjera integriteta podataka pomoću Ramp/PRBS15 Kontrolor

Tablica 3. Testni slučajevi transportnog sloja

Testni slučaj	Cilj	Opis	Kriteriji prolaznosti
1 TL	Provjerite mapiranje prijenosnog sloja podatkovnog kanala pomoću ramp ispitni uzorak.	Data_mode je postavljen na Ramp_način. Kroz registre se čitaju sljedeći signali: crc_err se čita iz rx_err_statusa (0x60[14]).  jrx_patchk_data_error se čita iz registra tst_err0.	crc_err bi trebao biti nizak da bi prošao. jrx_patchk_data_error trebao bi biti nizak.
2 TL	Provjerite mapiranje prijenosnog sloja podatkovnog kanala pomoću testnog uzorka PRBS15.	Data_mode je postavljen na prbs_mode. Iz registara se čitaju sljedeće vrijednosti: crc_err se čita iz rx_err_statusa (0x60[14]). jrx_patchk_data_error se čita iz registra tst_err0.	crc_err bi trebao biti nizak da bi prošao. jrx_patchk_data_error trebao bi biti nizak.

JESD204C Intel FPGA IP i ADC konfiguracije
JESD204C Intel FPGA IP parametri (L, M i F) u ovoj provjeri hardvera izvorno su podržani od strane AD9081 uređaja. Brzina podataka primopredajnika, sampling sat, a ostali parametri JESD204C u skladu su s radnim uvjetima AD908D1.
Testiranje provjere hardvera implementira JESD204C Intel FPGA IP sa sljedećom konfiguracijom parametara.

Globalna postavka za sve konfiguracije:

• E = 1
• CF = 0
• CS = 0
• Podrazred = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Upravljački takt FPGA (MHz) = 100

Rezultati testa
Sljedeća tablica sadrži moguće rezultate i njihovu definiciju.

Tablica 4. Definicija rezultata

Proizlaziti	Definicija
PROĆI	Uočeno je da uređaj pod ispitivanjem (DUT) pokazuje usklađeno ponašanje.
PROĐI s komentarima	Uočeno je da DUT pokazuje usklađeno ponašanje. Međutim, uključeno je dodatno objašnjenje situacije (nprample: zbog vremenskih ograničenja obavljen je samo dio testiranja).

Proizlaziti	Definicija
NEUSPJEH	Uočeno je da DUT pokazuje nesukladno ponašanje.
Upozorenje	Uočeno je da DUT pokazuje ponašanje koje se ne preporučuje.
Pogledajte komentare	Iz opažanja se nije moglo utvrditi valjani prolaz ili pad. Uključeno je dodatno objašnjenje situacije.

Sljedeća tablica prikazuje rezultate za testne slučajeve SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 i TL.2 s odgovarajućim vrijednostima L, M, F, brzine prijenosa podataka, sampling clock, link clock i SYSREF frekvencije.

Tablica 5. Rezultat za testne slučajeve SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 i TL.2

Ne.	L	M	F	S	HD	E	N	NP	ADC Sampsat (MHz)	Takt FPGA uređaja (MHz)	FPGA Takt okvira (MHz)	FPGA Takt veze (MHz)	Brzina trake (Gbps)	Proizlaziti
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Proći

Komentari rezultata testa
U svakom testnom slučaju, RX JESD204C Intel FPGA IP uspješno uspostavlja usklađivanje zaglavlja sinkronizacije, prošireno višeblokovno usklađivanje i fazu korisničkih podataka.
R. nije primijetio problem s integritetom podatakaamp i PRBS provjera za JESD konfiguracije koje pokrivaju sve fizičke staze, također nema cikličke provjere redundantnosti (CRC) i pogreške pariteta naredbi.
Tijekom određenih ciklusa napajanja, pogreška iskrivljenja trake može se pojaviti s konfiguracijama parametara. Kako bi se izbjegla ova pogreška, vrijednosti pomaka LEMC-a treba programirati ili to možete automatizirati postupkom kalibracije. Za više informacija o zakonskim vrijednostima LEMC offseta, pogledajte RBD Tuning Mechanism u F-tile JESD204C IP korisničkom priručniku.

Povezane informacije
RBD mehanizam za podešavanje

Sažetak
Ovo izvješće prikazuje provjeru valjanosti JESD204C Intel FPGA IP i PHY električnog sučelja s uređajem AD9081/9082 (R2 Silicon) do 24.75 Gbps za ADC. Potpuna konfiguracija i hardverska postavka prikazani su kako bi se osiguralo povjerenje u interoperabilnost i performanse dvaju uređaja.

Povijest revizija dokumenta za AN 927: JESD204C Intel FPGA IP i ADI AD9081 MxFE* Izvješće o interoperabilnosti ADC za Intel Agilex F-Tile uređaje

Verzija dokumenta	Promjene
2022.04.25	Početno izdanje.

AN 876: JESD204C Intel® FPGA IP i ADI AD9081 MxFE* ADC izvješće o interoperabilnosti za Intel® Agilex® F-Tile uređaje

Dokumenti / Resursi

intel JESD204C Intel FPGA IP i ADI AD9081 MxFE ADC izvješće o interoperabilnosti [pdf] Korisnički priručnik JESD204C Intel FPGA IP i ADI AD9081 MxFE ADC izvješće o interoperabilnosti, JESD204C, Intel FPGA IP i ADI AD9081 MxFE ADC izvješće o interoperabilnosti

Reference

• korisnički priručnik