JESD204C Intel FPGA IP ve ADI AD9081 MxFE ADC Birlikte Çalışabilirlik Raporu

Ürün Bilgileri

Kullanıcı kılavuzunda bahsi geçen ürün JESD204C Intel FPGA IP'dir. Intel Agilex I-Serisi F-Tile Demo Kartı ve ADI AD9081-FMCA-EBZ EVM ile birlikte kullanılan bir donanım bileşenidir. IP, Dubleks modunda örnekleştirilir ancak yalnızca alıcı yolu kullanılır. 375 MHz bağlantı saati ve 375 MHz çerçeve saati üretir. ADC birlikte çalışabilirlik testi için donanım kurulumu Şekil 1'de gösterilmiştir. IP, JESD204C Intel FPGA IP aygıt saatini kaynaklayan saat üreteci tarafından SYSREF'in sağlanmasını gerektirir.

Ürün Kullanım Talimatları

Donanım Kurulumu
JESD204C Intel FPGA IP'sini kullanmak için donanımı ayarlamak için şu adımları izleyin:

1. ADI AD9081-FMCA-EBZ EVM'yi Intel Agilex I-Serisi F-Tile Demo Kartının FMC+ konektörüne bağlayın.
2. JESD204C Intel FPGA IP aygıt saatini besleyen saat üretecinin SYSREF sinyalini sağladığından emin olun.

Sistem Açıklaması
Sistem düzeyindeki diyagram, farklı modüllerin bu tasarımda nasıl bağlandığını gösterir. Intel Agilex-I F-tile Demo Kartı, Intel Agilex F-tile Aygıtı, Üst Düzey RTL, Platform Tasarımcı Sistemi, Desen Oluşturucu, Desen Denetleyicisi, F-Tile JESD204C Duplex IP Çekirdeği ve çeşitli saatler ve arayüzler içerir.

Çalışabilirlik Metodolojisi
Alıcı Veri Bağlantı Katmanı
Bu test alanı, senkronizasyon başlığı hizalaması (SHA) ve genişletilmiş çoklu blok hizalaması (EMBA) için test durumlarını kapsar. JESD204C Intel FPGA IP, test sırasında veri bağlantı katmanından kayıtları okur, bunları günlüğe yazar fileve bunların TCL betikleri aracılığıyla ölçütleri geçip geçmediğini doğrular.

JESD204C Intel® FPGA IP ve ADI AD9081 MxFE* ADC Intel® Agilex™ F-tile Aygıtları için Birlikte Çalışabilirlik Raporu

JESD204C Intel® FPGA IP, yüksek hızlı noktadan noktaya seri arayüz fikri mülkiyetidir (IP).
JESD204C Intel FPGA IP, seçilmiş birkaç JESD204C uyumlu analog-dijital dönüştürücü (ADC) cihazı ile donanım testine tabi tutulmuştur.
Bu rapor, JESD204C Intel FPGA IP'nin Analog Devices Inc. (ADI) firmasının AD9081 Karma Sinyal Ön Ucu (MxFE*) değerlendirme modülü (EVM) ile birlikte çalışabilirliğini vurgulamaktadır. Aşağıdaki bölümler donanım kontrol metodolojisini ve test sonuçlarını açıklamaktadır.

İlgili Bilgiler
F-tile JESD204C Intel FPGA IP Kullanıcı Kılavuzu

Donanım ve Yazılım Gereksinimleri
Birlikte çalışabilirlik testi aşağıdaki donanım ve yazılım araçlarını gerektirir: Donanım

• Intel Agilex™ I-Serisi F-tile Demo Kartı (AGIB027R29A1E2VR0) 12V güç adaptörüyle
• Analog Aygıtlar (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D Değerlendirme Panosu (Si5345-D-EVB)
• SMA erkekten SMP erkeğe
• SMP erkek - SMP kablosu

Yazılım

• Intel Quartus® Prime Pro Sürümü yazılım sürümü 21.4
• AD9081_API sürüm 1.1.0 veya daha yenisi (Linux uygulaması, AD9081 EVM yapılandırması için gereklidir)

İlgili Bilgiler

• AD9081/AD9082 Sistem Geliştirme Kullanıcı Kılavuzu
• Skyworks Si5345-D Değerlendirme Kartı Kullanıcı Kılavuzu

Donanım Kurulumu
JESD204C Intel FPGA IP, Duplex modunda örnekleştirilir ancak yalnızca alıcı yolu kullanılır. FCLK_MULP =1, WIDTH_MULP = 8, S = 1 için çekirdek PLL, 375 MHz bağlantı saati ve 375 MHz çerçeve saati üretir.
Geliştirme kartının FMC+ konektörüne bağlı ADI AD9081-FMCA-EBZ EVM ile bir Intel Agilex I-Serisi F-Tile Demo Kartı kullanılır. ADC birlikte çalışabilirlik testi için donanım kurulumu Donanım Kurulum şekli'nde gösterilmiştir.- • AD9081-FMCA-EBZ EVM, gücünü Intel Agilex I-Serisi F-Tile Demo Kartı'ndan FMC+ konektörü aracılığıyla alır.

• F-tile alıcı-verici ve JESD204C Intel FPGA IP çekirdek PLL referans saatleri, Si5345-D-EVB tarafından SMA'dan SMP kablosuna kadar sağlanır. U0'nin SMP kablosuna bağlı olan CLKIN22'i aldığından emin olmak için Agilex-I F-Tile Demo Kartında MUX_DIP_SW1'ı yüksek olarak ayarlayın.
• Si5345-D-EVB, SMP'den SMP'ye kablo aracılığıyla AD7044 EVM'de bulunan HMC9081 programlanabilir saat üretecine bir referans saat sağlar.
• JESD204C Intel FPGA IP çekirdeği için yönetim saati, Intel Agilex I-Serisi F-tile Demo Kartında bulunan Silicon Labs Si5332 programlanabilir saat üreteci tarafından sağlanmaktadır.
• HMC7044 programlanabilir saat üreteci, AD9081 cihazı referans saatini sağlar. AD9081 cihazında bulunan faz kilitli döngü (PLL), istenen ADC'leri üretirampcihaz referans saatinden ling saati.
• Alt Sınıf 1 için HMC7044 saat üreteci, FMC+ konektörü aracılığıyla AD9081 aygıtı ve JESD204C Intel FPGA IP'si için SYSREF sinyalini üretir.

HAYIRte: Intel, JESD204C Intel FPGA IP aygıt saatini besleyen saat üretecinin SYSREF sağlamasını öneriyor.

Sistem Açıklaması

Aşağıdaki sistem düzeyindeki diyagram, bu tasarımda farklı modüllerin nasıl bağlandığını göstermektedir.

Şekil 2. Sistem Diyagramı

Notlar:

1. M dönüştürücülerin sayısıdır.
2. S iletilen s sayısıdırampdönüştürücü başına kare başına düşen dosya sayısı.
3. WIDTH_MULP, uygulama katmanı ile taşıma katmanı arasındaki veri genişliği çarpanıdır.
4. N, dönüştürücü başına dönüşüm biti sayısıdır.
5. CS, dönüşüm başına kontrol bitlerinin sayısıdıramples.

Bu kurulumda, örneğinampL = 8, M = 4 ve F = 1 olduğunda, alıcı-verici şeritlerinin veri hızı 24.75 Gbps'dir.
Si5332 OUT1, mgmt_clk'ye 100 MHz saat üretir. Si5345-D-EVB, 375 MHz ve 100 MHz olmak üzere iki saat frekansı üretir. 375 MHz, Intel Agilex I-Serisi F-tile Demo Kartındaki gömülü multiplekse J19 SMA portu üzerinden verilir. Gömülü multipleksin çıkış saati, F-tile alıcı-verici referans saatini (refclk_xcvr) ve JESD204C Intel FPGA IP çekirdek PLL referans saatini (refclk_core) çalıştırır. Si100-D-EVB'den gelen 5345 MHz, AD7044 EVM'de bulunan HMC9081 programlanabilir saat üretecine saat girişi olarak bağlanır
(EXT_HMCREF).

HCM7044, FMC Konnektörü üzerinden 11.71875 MHz'lik periyodik bir SYSREF sinyali üretir.
JESD204C Intel FPGA IP'si Duplex modunda örnekleştirilir ancak yalnızca alıcı yolu kullanılır.

Çalışabilirlik Metodolojisi
Aşağıdaki bölüm test hedeflerini, prosedürü ve geçme kriterlerini açıklar. Test aşağıdaki alanları kapsar:

• Alıcı veri bağlantı katmanı
• Alıcı taşıma katmanı

Alıcı Veri Bağlantı Katmanı
Bu test alanı, senkronizasyon başlığı hizalaması (SHA) ve genişletilmiş çoklu blok hizalaması (EMBA) için test durumlarını kapsar.
Bağlantı başlatıldığında, alıcı sıfırlandıktan sonra, JESD204C Intel FPGA IP, cihaz tarafından iletilen senkronizasyon başlığı akışını aramaya başlar. Veri bağlantı katmanından gelen aşağıdaki kayıtlar test sırasında okunur, günlüğe yazılır fileve TCL betikleri aracılığıyla kriterlerin geçmesi doğrulandı.

İlgili Bilgiler
F-tile JESD204C Intel FPGA IP Kullanıcı Kılavuzu

Eşitleme Başlığı Hizalaması (SHA)
Tablo 1. Senkronizasyon Başlığı Hizalama Test Durumları

Test Durumu	Amaç	Tanım	Geçme Kriterleri
ŞA.1	Sıfırlama dizisinin tamamlanmasından sonra Senkronizasyon Başlığı Kilidi'nin etkinleştirilip etkinleştirilmediğini kontrol edin.	Kayıtlardan aşağıdaki sinyaller okunur: CDR_Lock, rx_status3 (0x8C) kayıt defterinden okunur. SH_Locked, rx_status4 (0x90) kayıt defterinden okunur. jrx_sh_err_status, rx_err_status (0x60) kayıt defterinden okunur.	CDR_Lock ve SH_LOCK, şerit sayısına karşılık gelen yüksek değere ayarlanmalıdır. jrx_sh_err_status şu şekilde olmalı:  jrx_sh_err_status'taki bit alanları sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err ve cdr_locked_err'yi kontrol eder.
ŞA.2	Senkronizasyon başlığı kilidi sağlandıktan sonra (veya Genişletilmiş Çoklu Blok Hizalama aşaması sırasında) ve sabitlendikten sonra Senkronizasyon Başlığı Kilidi durumunu kontrol edin.	Sync Header kilit durumu için kayıt defterinden (0x60[8]) geçersiz_senkronizasyon_başlığı okunur.	geçersiz_eşitleme_başlığı durumu 0 olmalıdır.

Genişletilmiş Çoklu Blok Hizalaması (EMBA)

Tablo 2. Genişletilmiş Çok Bloklu Hizalama Test Durumları

Test Durumu		Amaç		Tanım		Geçme Kriterleri
EMB.1		Genişletilmiş Çoklu Blok Kilidi'nin yalnızca Eşitleme Başlığı Kilidi'nin onaylanmasından sonra onaylanıp onaylanmadığını kontrol edin.		Kayıtlar aracılığıyla aşağıdaki sinyaller okunur:		EMB_Locked_1 değeri her şeride karşılık gelen 1'e eşit olmalıdır. EMB_Lock_err değeri 0 olmalıdır.
	Test Durumu		Amaç		Tanım		Geçme Kriterleri
					EMB_Locked_1, rx_status5 (0x94) kayıt defterinden okunur. EMB_Lock_err, rx_err_status (0x60[19]) kaydından okunur.
	EMB.2		Genişletilmiş Çoklu Blok Kilidi durumunun sabit olup olmadığını (genişletilmiş çoklu blok kilidinden sonra veya elastik tampon serbest bırakılana kadar) ve geçersiz çoklu blok olup olmadığını kontrol edin.		rx_err_status (0x60[10:9]) kaydından geçersiz_eomb_eoemb okunur.		invalid_eomb_eoemb “00” olmalıdır.
	EMB.3		Şerit hizalamasını kontrol edin.		Kayıtlardan aşağıdaki değerler okunur: elastic_buf_over_flow, rx_err_status (0x60[20]) kaydından okunur. elastic_buf_full, rx_status6 (0x98) kayıt defterinden okunur.		elastic_buf_over_flow 0 olmalıdır. Elastic_buf_full değeri her şeride karşılık gelen 1'e eşit olmalıdır.

Alıcı Taşıma Katmanı (TL)
Alıcı (RX) JESD204C Intel FPGA IP ve taşıma katmanı üzerinden yük veri akışının veri bütünlüğünü kontrol etmek için ADC aşağıdaki şekilde yapılandırılmıştır:amp/PRBS test deseni. ADC ayrıca JESD204C Intel FPGA IP'sinde ayarlanan yapılandırmayla çalışacak şekilde ayarlanmıştır.amp/FPGA yapısındaki PRBS denetleyicisi, r'yi kontrol ederamp/PRBS veri bütünlüğü bir dakika boyunca. RX JESD204C Intel FPGA IP kaydı rx_err bir dakika boyunca sıfır değeri için sürekli olarak yoklanır.
Aşağıdaki şekil veri bütünlüğünün kontrolü için kavramsal test kurulumunu göstermektedir.

Şekil 3. R Kullanılarak Veri Bütünlüğü Kontrolüamp/PRBS15 Denetleyicisi

Tablo 3. Taşıma Katmanı Test Durumları

Test Durumu	Amaç	Tanım	Geçme Kriterleri
TL.1	Veri kanalının taşıma katmanı eşlemesini r kullanarak kontrol edinamp test deseni.	Data_mode R olarak ayarlandıamp_mod. Kayıtlar aracılığıyla aşağıdaki sinyaller okunur: crc_err, rx_err_status'tan (0x60[14]) okunur.  jrx_patchk_data_error, tst_err0 kayıt defterinden okunur.	crc_err değerinin geçilebilmesi için düşük olması gerekir. jrx_patchk_data_error düşük olmalı.
TL.2	PRBS15 test desenini kullanarak veri kanalının taşıma katmanı eşlemesini kontrol edin.	Data_mode, prbs_mode olarak ayarlandı. Kayıtlardan aşağıdaki değerler okunur: crc_err, rx_err_status'tan (0x60[14]) okunur. jrx_patchk_data_error, tst_err0 kayıt defterinden okunur.	crc_err değerinin geçilebilmesi için düşük olması gerekir. jrx_patchk_data_error düşük olmalı.

JESD204C Intel FPGA IP ve ADC Yapılandırmaları
Bu donanım incelemesindeki JESD204C Intel FPGA IP parametreleri (L, M ve F) AD9081 aygıtı tarafından doğal olarak desteklenmektedir. Alıcı-verici veri hızı, sampLing saati ve diğer JESD204C parametreleri AD908D1 çalışma koşullarına uygundur.
Donanım kontrol testi, JESD204C Intel FPGA IP'sini aşağıdaki parametre yapılandırmasıyla uygular.

Tüm yapılandırmalar için genel ayarlar:

• E = 1
• CF = 0
• KS = 0
• Alt sınıf = 1
• FCLK_MULP = 1
• GENİŞLİK_ÇARPANI = 8
• SH_CONFIG = CRC-12
• FPGA Yönetim Saati (MHz) = 100

Test Sonuçları
Aşağıdaki tabloda olası sonuçlar ve tanımları yer almaktadır.

Tablo 4. Sonuç Tanımı

Sonuç	Tanım
GEÇMEK	Test Edilen Cihazın (DUT) uyumlu davranış sergilediği gözlemlendi.
Yorumlarla PASS	DUT'un uyumlu davranış sergilediği gözlemlendi. Ancak, durumun ek bir açıklaması eklenmiştir (örn.amp(zaman kısıtlamaları nedeniyle testin yalnızca bir kısmı gerçekleştirilebildi).

Sonuç	Tanım
HATA	DUT'un uyumsuz davranış sergilediği gözlemlendi.
Uyarı	DUT'un tavsiye edilmeyen bir davranış sergilediği gözlemlendi.
Yorumlara bakın	Gözlemlerden geçerli bir geçme veya kalma belirlenemedi. Durumun ek bir açıklaması eklenmiştir.

Aşağıdaki tabloda SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 ve TL.2 test durumları için L, M, F, veri hızı, s değerleriyle sonuçlar gösterilmektedir.ampling saati, bağlantı saati ve SYSREF frekansları.

Tablo 5. SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 ve TL.2 Test Durumları için Sonuçlar

HAYIR.	L	M	F	S	HD	E	N	NP	ADC Sampling Saati (MHz)	FPGA Aygıt Saati (MHz)	FPGA Çerçeve Saati (MHz)	FPGA Bağlantı Saati (MHz)	Şerit Hızı (Gbps)	Sonuç
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Geçmek

Test Sonucu Yorumları
Her test durumunda, RX JESD204C Intel FPGA IP'si senkronizasyon başlığı hizalamasını, genişletilmiş çoklu blok hizalamasını ve kullanıcı verisi aşamasına kadar başarılı bir şekilde kurar.
R tarafından herhangi bir veri bütünlüğü sorunu gözlemlenmediamp ve tüm fiziksel şeritleri kapsayan JESD yapılandırmaları için PRBS denetleyicisi, ayrıca döngüsel yedeklilik denetimi (CRC) ve komut eşlik hatası gözlemlenmedi.
Belirli güç çevrimleri sırasında, parametre yapılandırmalarıyla şerit eğriliği düzeltme hatası görünebilir. Bu hatayı önlemek için, LEMC ofset değerleri programlanmalı veya bunu kalibrasyon tarama prosedürüyle otomatikleştirebilirsiniz. LEMC ofsetinin yasal değerleri hakkında daha fazla bilgi için F-tile JESD204C IP Kullanıcı Kılavuzu'ndaki RBD Ayarlama Mekanizması'na bakın.

İlgili Bilgiler
RBD Ayar Mekanizması

Özet
Bu rapor, JESD204C Intel FPGA IP ve PHY elektriksel arayüzünün AD9081/9082 (R2 Silicon) cihazıyla ADC için 24.75 Gbps'ye kadar doğrulanmasını gösterir. İki cihazın birlikte çalışabilirliği ve performansına güven sağlamak için tam yapılandırma ve donanım kurulumu gösterilir.

AN 927 için Belge Revizyon Geçmişi: Intel Agilex F-Tile Aygıtları için JESD204C Intel FPGA IP ve ADI AD9081 MxFE* ADC Birlikte Çalışabilirlik Raporu

Belge Sürümü	Değişiklikler
2022.04.25	İlk sürüm.

AN 876: Intel® Agilex® F-Tile Aygıtları için JESD204C Intel® FPGA IP ve ADI AD9081 MxFE* ADC İş Birliği Raporu

Belgeler / Kaynaklar

intel JESD204C Intel FPGA IP ve ADI AD9081 MxFE ADC İş Birliği Raporu [pdf] Kullanıcı Kılavuzu JESD204C Intel FPGA IP ve ADI AD9081 MxFE ADC İş Birliği Raporu, JESD204C, Intel FPGA IP ve ADI AD9081 MxFE ADC İş Birliği Raporu

Referanslar

• Kullanıcı Kılavuzu