JESD204C Intel FPGA IP og ADI AD9081 MxFE ADC samvirkniskýrsla

Upplýsingar um vöru

Varan sem vísað er til í notendahandbókinni er JESD204C Intel FPGA IP. Það er vélbúnaðarhluti sem er notaður í tengslum við Intel Agilex I-Series F-Tile kynningarborðið og ADI AD9081-FMCA-EBZ EVM. IP-talan er sýnd í tvíhliða stillingu en aðeins móttökuslóðin er notuð. Það býr til 375 MHz tengiklukku og 375 MHz ramma klukku. Vélbúnaðaruppsetningin fyrir ADC samvirkniprófið er sýnd á mynd 1. IP krefst þess að SYSREF sé veitt af klukkugjafanum sem gefur JESD204C Intel FPGA IP tækiklukkuna.

Notkunarleiðbeiningar fyrir vöru

Uppsetning vélbúnaðar
Til að setja upp vélbúnaðinn fyrir notkun JESD204C Intel FPGA IP skaltu fylgja þessum skrefum:

1. Tengdu ADI AD9081-FMCA-EBZ EVM við FMC+ tengið á Intel Agilex I-Series F-Tile Demo Board.
2. Gakktu úr skugga um að SYSREF merkið komi frá klukkugjafanum sem gefur JESD204C Intel FPGA IP tækiklukkuna.

Kerfislýsing
Skýringarmyndin á kerfisstigi sýnir hvernig mismunandi einingar eru tengdar í þessari hönnun. Það felur í sér Intel Agilex-I F-flísar kynningarborð, Intel Agilex F-flísartæki, RTL á efstu stigi, pallahönnuðarkerfi, mynsturrafall, mynstureftirlit, F-Tile JESD204C Duplex IP kjarna, og ýmsar klukkur og viðmót.

Aðferðafræði samvirkni
Gagnatenglalag móttakara
Þetta prófunarsvæði nær yfir prófunartilvikin fyrir samstillingu hausa (SHA) og útbreidda fjölblokkarjöfnun (EMBA). JESD204C Intel FPGA IP les skrár úr gagnatenglalaginu meðan á prófinu stendur, skrifar þær í log files, og staðfestir þau til að fara framhjá viðmiðum í gegnum TCL forskriftir.

JESD204C Intel® FPGA IP og ADI AD9081 MxFE* ADC samvirkniskýrsla fyrir Intel® Agilex™ F-tile tæki

JESD204C Intel® FPGA IP er háhraða punkt-til-punkt raðviðmót hugverkaréttar (IP).
JESD204C Intel FPGA IP hefur verið vélbúnaðarprófað með nokkrum völdum JESD204C samhæfðum hliðstæðum-í-stafrænum breytibúnaði (ADC).
Þessi skýrsla undirstrikar samvirkni JESD204C Intel FPGA IP við AD9081 Mixed Signal Front End (MxFE*) matseininguna (EVM) frá Analog Devices Inc. (ADI). Eftirfarandi hlutar lýsa aðferðafræði við afgreiðslu vélbúnaðar og prófunarniðurstöður.

Tengdar upplýsingar
F-tile JESD204C Intel FPGA IP notendahandbók

Kröfur um vélbúnað og hugbúnað
Samvirkniprófið krefst eftirfarandi vél- og hugbúnaðarverkfæra: Vélbúnaður

• Intel Agilex™ I-Series F-tile kynningarborð (AGIB027R29A1E2VR0) með 12V straumbreyti
• Analog tæki (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D matsráð (Si5345-D-EVB)
• SMA karl til SMP karl
• SMP karl til SMP snúru

Hugbúnaður

• Intel Quartus® Prime Pro Edition hugbúnaðarútgáfa 21.4
• AD9081_API útgáfa 1.1.0 eða nýrri (Linux forrit, krafist fyrir AD9081 EVM uppsetningu)

Tengdar upplýsingar

• AD9081/AD9082 Notendahandbók um kerfisþróun
• Skyworks Si5345-D matsráð notendahandbók

Uppsetning vélbúnaðar
JESD204C Intel FPGA IP er sýnd í tvíhliða stillingu en aðeins móttakarasslóðin er notuð. Fyrir FCLK_MULP =1, WIDTH_MULP = 8, S = 1, myndar kjarna PLL 375 MHz tengiklukku og 375 MHz rammaklukku.
Intel Agilex I-Series F-Tile kynningarborð er notað með ADI AD9081-FMCA-EBZ EVM tengt við FMC+ tengi þróunarborðsins. Vélbúnaðaruppsetningin fyrir ADC samhæfniprófið er sýnd á vélbúnaðaruppsetningu myndinni.- • AD9081-FMCA-EBZ EVM fær kraft frá Intel Agilex I-Series F-Tile Demo Board gegnum FMC+ tengi.

• F-tile senditækið og JESD204C Intel FPGA IP kjarna PLL viðmiðunarklukkur eru til staðar af Si5345-D-EVB í gegnum SMA til SMP snúru. Stilltu MUX_DIP_SW0 á hátt á Agilex-I F-Tile Demo Board til að tryggja að U22 taki CLKIN1 sem er tengdur við SMP snúruna.
• Si5345-D-EVB veitir viðmiðunarklukku til HMC7044 forritanlegs klukkugjafa sem er til staðar í AD9081 EVM gegnum SMP til SMP snúru.
• Stjórnunarklukkan fyrir JESD204C Intel FPGA IP kjarna er útveguð af Silicon Labs Si5332 forritanlegum klukkugjafa sem er til staðar í Intel Agilex I-Series F-tile Demo Board.
• HMC7044 forritanlegur klukku rafall gefur AD9081 viðmiðunarklukku tækisins. Fasalæsta lykkjan (PLL) sem er til staðar í AD9081 tækinu býr til æskilega ADC sampling klukka frá viðmiðunarklukku tækisins.
• Fyrir undirflokk 1 myndar HMC7044 klukkugjafinn SYSREF merki fyrir AD9081 tækið og fyrir JESD204C Intel FPGA IP gegnum FMC+ tengið.

Neite: Intel mælir með því að SYSREF sé útvegað af klukkugjafanum sem gefur JESD204C Intel FPGA IP tækiklukkuna.

Kerfislýsing

Eftirfarandi skýringarmynd á kerfisstigi sýnir hvernig mismunandi einingar eru tengdar í þessari hönnun.

Mynd 2. Kerfismynd

Skýringar:

1. M er fjöldi breytenda.
2. S er fjöldi sendra samples á hvern breyti á ramma.
3. WIDTH_MULP er gagnabreiddarmargfaldarinn milli forritslagsins og flutningslagsins.
4. N er fjöldi umbreytingarbita á hvern breyti.
5. CS er fjöldi stjórnbita á hverja umbreytingu samples.

Í þessari uppsetningu, tdample L = 8, M = 4, og F = 1, gagnahraði sendimóttakara er 24.75 Gbps.
Si5332 OUT1 býr til 100 MHz klukku til mgmt_clk. Si5345-D-EVB framleiðir tvær klukkutíðnir, 375 MHz og 100 MHz. 375 MHz er komið fyrir innbyggða multiplexerinn í Intel Agilex I-Series F-tile kynningarborðinu í gegnum J19 SMA tengið. Úttaksklukka innbyggða multiplexerans knýr F-tile sendiviðmiðaklukkuna (refclk_xcvr) og JESD204C Intel FPGA IP core PLL viðmiðunarklukkuna (refclk_core). 100 MHz frá Si5345-D-EVB er tengt við HMC7044 forritanlega klukkugjafa sem er til staðar í AD9081 EVM sem klukkuinntak
(EXT_HMCREF).

HCM7044 býr til reglubundið SYSREF merki upp á 11.71875 MHz í gegnum FMC tengið.
JESD204C Intel FPGA IP er sýnd í tvíhliða stillingu en aðeins móttakarasslóðin er notuð.

Aðferðafræði samvirkni
Eftirfarandi hluti lýsir prófmarkmiðum, verklagi og staðgönguviðmiðunum. Prófið nær yfir eftirfarandi svið:

• Gagnatenglalag viðtaka
• Flutningslag móttakara

Gagnatenglalag móttakara
Þetta prófunarsvæði nær yfir prófunartilvikin fyrir samstillingu hausa (SHA) og útbreidda fjölblokkarjöfnun (EMBA).
Við ræsingu tengils, eftir endurstillingu móttakarans, byrjar JESD204C Intel FPGA IP að leita að samstillingarhausstraumnum sem er sendur af tækinu. Eftirfarandi skrár úr gagnatenglalagi eru lesnar á meðan á prófinu stendur, skrifaðar í log files, og staðfest fyrir að fara framhjá viðmiðum í gegnum TCL forskriftir.

Tengdar upplýsingar
F-tile JESD204C Intel FPGA IP notendahandbók

Sync Header Alignment (SHA)
Tafla 1. Prófunartilvik fyrir samstillingu hausa

Test Case	Markmið	Lýsing	Standast viðmið
SHA.1	Athugaðu hvort Sync Header Lock sé staðfest eftir að endurstillingaröðinni er lokið.	Eftirfarandi merki eru lesin úr skrám: CDR_Lock er lesið úr rx_status3 (0x8C) skránni. SH_Locked er lesið úr rx_status4 (0x90) skrá. jrx_sh_err_status er lesið úr rx_err_status (0x60) skránni.	CDR_Lock og SH_LOCK ættu að vera háir sem samsvarar fjölda akreina. jrx_sh_err_status ætti að vera  Bitareitirnir í jrx_sh_err_status skoðar fyrir sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err og cdr_locked_err.
SHA.2	Athugaðu stöðu samstillingarhausalásar eftir að samstillingarhauslás er náð (eða á meðan á útvíkkuðum fjölblokkajöfnun stendur) og stöðugt.	invalid_sync_header er lesinn fyrir Sync Header læsa stöðu úr skrá (0x60[8]).	invalid_sync_header staða ætti að vera 0.

Extended Multiblock Alignment (EMBA)

Tafla 2. Framlengd Multiblock Alignment Test Cases

Test Case		Markmið		Lýsing		Standast viðmið
EMBA.1		Athugaðu hvort útvíkkaði fjölblokkalásinn sé aðeins staðfestur eftir að samstillingarhauslás hefur verið staðfest.		Eftirfarandi merki eru lesin í gegnum skrár:		EMB_Locked_1 gildið ætti að vera jafnt og 1 sem samsvarar hverri akrein. EMB_Lock_err ætti að vera 0.
	Test Case		Markmið		Lýsing		Standast viðmið
					EMB_Locked_1 er lesið úr rx_status5 (0x94) skránni. EMB_Lock_err er lesið úr rx_err_status (0x60[19]) skránni.
	EMBA.2		Athugaðu hvort staða útbreiddrar fjölblokkalæsingar sé stöðug (eftir framlengdan fjölblokkalæsingu eða þar til teygjanlegt biðminni er sleppt) ásamt engum ógildum fjölblokka.		invalid_eomb_eoemb er lesið úr rx_err_status (0x60[10:9]) skránni.		invalid_eomb_eoemb ætti að vera „00“.
	EMBA.3		Athugaðu akreinarlínuna.		Eftirfarandi gildi eru lesin úr skrám: elastic_buf_over_flow er lesið úr rx_err_status (0x60[20]) skránni. elastic_buf_full er lesið úr rx_status6 (0x98) skránni.		elastic_buf_over_flow ætti að vera 0. Elastic_buf_full gildið ætti að vera jafnt og 1 sem samsvarar hverri akrein.

Flutningslag móttakara (TL)
Til að athuga gagnaheilleika farmgagnastraumsins í gegnum móttakara (RX) JESD204C Intel FPGA IP og flutningslag, er ADC stillt á ramp/PRBS prófunarmynstur. ADC er einnig stillt til að starfa með sömu uppsetningu og sett er í JESD204C Intel FPGA IP. The ramp/PRBS afgreiðslumaður í FPGA efni athugar ramp/PRBS gagnaheilleika í eina mínútu. RX JESD204C Intel FPGA IP skrárinn rx_err er kölluð stöðugt fyrir núllgildi í eina mínútu.
Myndin hér að neðan sýnir hugmyndafræðilega prófunaruppsetninguna til að athuga gagnaheilleika.

Mynd 3. Athugun gagnaheilleika með því að nota Ramp/PRBS15 Afgreiðslumaður

Tafla 3. Flutningslagsprófunartilvik

Test Case	Markmið	Lýsing	Standast viðmið
TL.1	Athugaðu kortlagningu flutningslaga gagnarásarinnar með því að nota ramp próf mynstur.	Data_mode er stillt á Ramp_hamur. Eftirfarandi merki eru lesin í gegnum skrár: crc_err er lesið úr rx_err_status (0x60[14]).  jrx_patchk_data_error er lesið úr tst_err0 skránni.	crc_err ætti að vera lágt til að standast. jrx_patchk_data_error ætti að vera lágt.
TL.2	Athugaðu kortlagningu flutningslaga gagnarásarinnar með því að nota PRBS15 prófunarmynstrið.	Data_mode er stillt á prbs_mode. Eftirfarandi gildi eru lesin úr skrám: crc_err er lesið úr rx_err_status (0x60[14]). jrx_patchk_data_error er lesið úr tst_err0 skránni.	crc_err ætti að vera lágt til að standast. jrx_patchk_data_error ætti að vera lágt.

JESD204C Intel FPGA IP og ADC stillingar
JESD204C Intel FPGA IP færibreyturnar (L, M og F) í þessari vélbúnaðarúttekt eru studdar af AD9081 tækinu. Gagnahraði senditækisins, sampling klukka og aðrar JESD204C breytur eru í samræmi við AD908D1 rekstrarskilyrði.
Vélbúnaðarprófunin útfærir JESD204C Intel FPGA IP með eftirfarandi breytustillingu.

Alþjóðleg stilling fyrir allar stillingar:

• E = 1
• CF = 0
• CS = 0
• Undirflokkur = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA stjórnunarklukka (MHz) = 100

Niðurstöður prófs
Eftirfarandi tafla inniheldur mögulegar niðurstöður og skilgreiningu þeirra.

Tafla 4. Niðurstöðuskilgreining

Niðurstaða	Skilgreining
PASS	Athugið að tækið í prófun (DUT) sýndi samræmda hegðun.
PASS með athugasemdum	Athugið að DUT sýndi samræmda hegðun. Hins vegar er viðbótarskýring á ástandinu innifalin (tdample: Vegna tímatakmarkana var aðeins hluti af prófunum framkvæmdur).

Niðurstaða	Skilgreining
MIKIÐ	Athugið að DUT sýndi ósamræmi hegðun.
Viðvörun	Athugið að DUT sýndi hegðun sem ekki er mælt með.
Vísað til athugasemda	Út frá athugunum var ekki hægt að ákvarða gilt staðgengi eða fall. Viðbótarskýring á stöðunni fylgir.

Eftirfarandi tafla sýnir niðurstöður fyrir prófunartilvik SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 og TL.2 með gildi fyrir L, M, F, gagnahraða, sampling klukka, tengiklukka og SYSREF tíðni.

Tafla 5. Niðurstaða fyrir prófunartilvik SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 og TL.2

Nei.	L	M	F	S	HD	E	N	NP	ADC Sampling klukka (MHz)	FPGA tækjaklukka (MHz)	FPGA Rammaklukka (MHz)	FPGA Link klukka (MHz)	Akreinarhraði (Gbps)	Niðurstaða
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Pass

Athugasemdir við prófunarniðurstöður
Í hverju prófunartilviki kemur RX JESD204C Intel FPGA IP með góðum árangri samstillingarhausajöfnuninni, útvíkkaðri fjölblokkarjöfnun og fram að notendagagnafasa.
Ekkert vandamál varðandi gagnaheilleika er athugað af Ramp og PRBS afgreiðslumaður fyrir JESD stillingar sem ná yfir allar líkamlegar brautir, einnig er ekki vart við hringlaga offramboð (CRC) og skipunarjafnvægisvillu.
Meðan á ákveðnum afllotum stendur gæti skekkjuvilla birst með færibreytustillingunum. Til að forðast þessa villu ætti að forrita LEMC offset gildin eða þú getur gert þetta sjálfvirkt með kvörðunarsópferlinu. Fyrir frekari upplýsingar um lagaleg gildi LEMC offset, sjá RBD Tuning Mechanism í F-tile JESD204C IP notendahandbók.

Tengdar upplýsingar
RBD Tuning Mechanism

Samantekt
Þessi skýrsla sýnir staðfestingu á JESD204C Intel FPGA IP og PHY rafmagnsviðmótinu við AD9081/9082 (R2 Silicon) tækið allt að 24.75 Gbps fyrir ADC. Heildarstillingar og vélbúnaðaruppsetning eru sýnd til að veita traust á samvirkni og afköstum tækjanna tveggja.

Endurskoðunarferill skjala fyrir AN 927: JESD204C Intel FPGA IP og ADI AD9081 MxFE* ADC samvirkniskýrsla fyrir Intel Agilex F-Tile tæki

Skjalaútgáfa	Breytingar
2022.04.25	Upphafleg útgáfa.

AN 876: JESD204C Intel® FPGA IP og ADI AD9081 MxFE* ADC samvirkniskýrsla fyrir Intel® Agilex® F-Tile tæki

Skjöl / auðlindir

intel JESD204C Intel FPGA IP og ADI AD9081 MxFE ADC samvirkniskýrsla [pdfNotendahandbók JESD204C Intel FPGA IP og ADI AD9081 MxFE ADC samvirkniskýrsla, JESD204C, Intel FPGA IP og ADI AD9081 MxFE ADC samvirkniskýrsla

Heimildir

• Notendahandbók