JESD204C Intel FPGA IP ir ADI AD9081 MxFE ADC sąveikumo ataskaita

Informacija apie produktą

Naudotojo vadove nurodytas produktas yra JESD204C Intel FPGA IP. Tai aparatinės įrangos komponentas, naudojamas kartu su „Intel Agilex I-Series F-Tile Demo Board“ ir ADI AD9081-FMCA-EBZ EVM. IP momentinis dvipusis režimas, tačiau naudojamas tik imtuvo kelias. Jis generuoja 375 MHz ryšio laikrodį ir 375 MHz kadrų laikrodį. ADC sąveikos testo aparatinės įrangos sąranka parodyta 1 paveiksle. IP reikalauja, kad SYSREF pateiktų laikrodžio generatorius, iš kurio gaunamas JESD204C Intel FPGA IP įrenginio laikrodis.

Produkto naudojimo instrukcijos

Aparatinės įrangos sąranka
Norėdami nustatyti aparatinę įrangą naudoti JESD204C Intel FPGA IP, atlikite šiuos veiksmus:

1. Prijunkite ADI AD9081-FMCA-EBZ EVM prie „Intel Agilex I-Series F-Tile Demo Board“ FMC+ jungties.
2. Įsitikinkite, kad SYSREF signalą teikia laikrodžio generatorius, iš kurio gaunamas JESD204C Intel FPGA IP įrenginio laikrodis.

Sistemos aprašymas
Sistemos lygio diagramoje parodyta, kaip šioje konstrukcijoje sujungiami skirtingi moduliai. Jį sudaro „Intel Agilex-I F-tile Demo Board“, „Intel Agilex F-tile Device“, aukščiausio lygio RTL, platformos dizainerio sistema, šablonų generatorius, šablonų tikrintuvas, „F-Tile JESD204C Duplex IP Core“ ir įvairūs laikrodžiai bei sąsajos.

Sąveikos metodika
Imtuvo duomenų ryšio sluoksnis
Ši bandymo sritis apima sinchronizavimo antraštės lygiavimo (SHA) ir išplėstinio kelių blokų derinimo (EMBA) bandymus. JESD204C Intel FPGA IP bandymo metu nuskaito registrus iš duomenų ryšio sluoksnio ir įrašo juos į žurnalą files, ir patikrina, ar jie perduoda kriterijus per TCL scenarijus.

JESD204C Intel® FPGA IP ir ADI AD9081 MxFE* ADC sąveikumo ataskaita, skirta „Intel® Agilex™ F-tile“ įrenginiams

JESD204C Intel® FPGA IP yra didelės spartos taškas-taškas nuosekliosios sąsajos intelektinė nuosavybė (IP).
JESD204C Intel FPGA IP aparatinė įranga buvo išbandyta su keliais pasirinktais JESD204C suderinamais analoginio-skaitmeninio keitiklio (ADC) įrenginiais.
Šioje ataskaitoje pabrėžiamas JESD204C Intel FPGA IP suderinamumas su AD9081 mišraus signalo priekinės dalies (MxFE*) vertinimo moduliu (EVM) iš Analog Devices Inc. (ADI). Tolesniuose skyriuose aprašoma aparatinės įrangos patikros metodika ir bandymų rezultatai.

Susijusi informacija
F-tile JESD204C Intel FPGA IP vartotojo vadovas

Aparatinės ir programinės įrangos reikalavimai
Suderinamumo testui reikia šios techninės ir programinės įrangos įrankių: Aparatinė įranga

• „Intel Agilex™ I-Series F“ demonstracinė plokštė (AGIB027R29A1E2VR0) su 12 V maitinimo adapteriu
• Analoginiai įrenginiai (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D vertinimo lenta (Si5345-D-EVB)
• SMA patinas į SMP patinas
• SMP kištukinis kabelis SMP

Programinė įranga

• „Intel Quartus® Prime Pro Edition“ programinės įrangos versija 21.4
• AD9081_API 1.1.0 ar naujesnė versija („Linux“ programa, reikalinga AD9081 EVM konfigūracijai)

Susijusi informacija

• AD9081/AD9082 sistemos kūrimo vartotojo vadovas
• Skyworks Si5345-D vertinimo lentos vartotojo vadovas

Aparatinės įrangos sąranka
JESD204C Intel FPGA IP yra dvipusio režimo, tačiau naudojamas tik imtuvo kelias. Jei FCLK_MULP = 1, WIDTH_MULP = 8, S = 1, šerdis PLL generuoja 375 MHz ryšio laikrodį ir 375 MHz kadrų laikrodį.
„Intel Agilex I-Series F-Tile“ demonstracinė plokštė naudojama su ADI AD9081-FMCA-EBZ EVM, prijungta prie kūrimo plokštės FMC+ jungties. ADC suderinamumo bandymo aparatinės įrangos sąranka parodyta Aparatinės įrangos sąrankos paveiksle.- • AD9081-FMCA-EBZ EVM energiją gauna iš Intel Agilex I serijos F-Tile demonstracinės plokštės per FMC+ jungtį.

• F-tile siųstuvą-imtuvą ir JESD204C Intel FPGA IP branduolio PLL atskaitos laikrodžius tiekia Si5345-D-EVB per SMA į SMP kabelį. Agilex-I F-Tile demonstracinėje plokštėje MUX_DIP_SW0 nustatykite aukštai, kad įsitikintumėte, jog U22 naudoja CLKIN1, prijungtą prie SMP kabelio.
• Si5345-D-EVB suteikia atskaitos laikrodį HMC7044 programuojamo laikrodžio generatoriui, esančiam AD9081 EVM per SMP į SMP kabelį.
• JESD204C Intel FPGA IP branduolio valdymo laikrodis tiekiamas iš Silicon Labs Si5332 programuojamo laikrodžio generatoriaus, esančio Intel Agilex I serijos F-tile demonstracinėje plokštėje.
• HMC7044 programuojamas laikrodžio generatorius suteikia AD9081 įrenginio atskaitos laikrodį. AD9081 įrenginyje esanti fazės užrakinimo kilpa (PLL) generuoja norimus ADCampling clock iš įrenginio atskaitos laikrodžio.
• 1 poklasiui HMC7044 laikrodžio generatorius generuoja SYSREF signalą AD9081 įrenginiui ir JESD204C Intel FPGA IP per FMC+ jungtį.

Nrte: „Intel“ rekomenduoja SYSREF pateikti iš laikrodžio generatoriaus, kuris tiekia JESD204C Intel FPGA IP įrenginio laikrodį.

Sistemos aprašymas

Toliau pateiktoje sistemos lygio diagramoje parodyta, kaip skirtingi moduliai yra sujungti šioje konstrukcijoje.

2 pav. Sistemos diagrama

Pastabos:

1. M yra keitiklių skaičius.
2. S yra perduotų s skaičiusampmažiau už konverterį už kadrą.
3. WIDTH_MULP yra duomenų pločio daugiklis tarp taikomojo ir transportavimo sluoksnio.
4. N yra konvertavimo bitų skaičius viename keitiklyje.
5. CS yra valdymo bitų skaičius per konversiją samples.

Šioje sąrankoje, pvzample L = 8, M = 4 ir F = 1, siųstuvo-imtuvo juostų duomenų perdavimo sparta yra 24.75 Gbps.
Si5332 OUT1 generuoja 100 MHz taktą iki mgmt_clk. Si5345-D-EVB generuoja du laikrodžio dažnius – 375 MHz ir 100 MHz. 375 MHz yra tiekiamas į integruotą multiplekserį Intel Agilex I-Series F-tile Demo plokštėje per J19 SMA prievadą. Integruotojo multiplekserio išvesties laikrodis valdo F-tile siųstuvo-imtuvo atskaitos laikrodį (refclk_xcvr) ir JESD204C Intel FPGA IP branduolio PLL atskaitos laikrodį (refclk_core). 100 MHz nuo Si5345-D-EVB yra prijungtas prie HMC7044 programuojamo laikrodžio generatoriaus, esančio AD9081 EVM kaip laikrodžio įvestis
(EXT_HMCREF).

HCM7044 generuoja periodinį 11.71875 MHz SYSREF signalą per FMC jungtį.
JESD204C Intel FPGA IP yra dvipusio režimo, tačiau naudojamas tik imtuvo kelias.

Sąveikos metodika
Kitame skyriuje aprašomi testo tikslai, procedūra ir išlaikymo kriterijai. Bandymas apima šias sritis:

• Imtuvo duomenų ryšio sluoksnis
• Imtuvo transportavimo sluoksnis

Imtuvo duomenų ryšio sluoksnis
Ši bandymo sritis apima sinchronizavimo antraštės lygiavimo (SHA) ir išplėstinio kelių blokų derinimo (EMBA) bandymus.
Paleidus ryšį, po to, kai imtuvas iš naujo nustatomas, JESD204C Intel FPGA IP pradeda ieškoti sinchronizavimo antraštės srauto, kurį perduoda įrenginys. Bandymo metu nuskaitomi šie registrai iš duomenų ryšio sluoksnio, įrašomi į žurnalą files, ir patikrinta, ar kriterijai perduodami per TCL scenarijus.

Susijusi informacija
F-tile JESD204C Intel FPGA IP vartotojo vadovas

Sinchronizuoti antraštės lygiavimą (SHA)
1 lentelė. Sinchronizavimo antraštės išlygiavimo bandymo atvejai

Bandomasis atvejis	Tikslas	Aprašymas	Išlaikymo kriterijai
SHA.1	Patikrinkite, ar sinchronizavimo antraštės užraktas yra patvirtintas užbaigus nustatymo iš naujo seką.	Iš registrų nuskaitomi šie signalai: CDR_Lock nuskaitomas iš registro rx_status3 (0x8C). SH_Locked nuskaitomas iš rx_status4 (0x90) registro. jrx_sh_err_status nuskaitomas iš registro rx_err_status (0x60).	CDR_Lock ir SH_LOCK turėtų būti tvirtinami kaip dideli, atitinkantys juostų skaičių. jrx_sh_err_status turėtų būti  Bitų laukai jrx_sh_err_status tikrina, ar nėra sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err ir cdr_locked_err.
SHA.2	Patikrinkite sinchronizavimo antraštės užrakto būseną, kai pasiekiamas sinchronizavimo antraštės užraktas (arba išplėstinio kelių blokų derinimo fazės metu) ir stabili.	Invalid_sync_header nuskaitoma sinchronizavimo antraštės užrakto būsena iš registro (0x60[8]).	invalid_sync_header būsena turi būti 0.

Išplėstinis kelių blokų lygiavimas (EMBA)

2 lentelė. Išplėstinio kelių blokų lygiavimo bandymo atvejai

Bandomasis atvejis		Tikslas		Aprašymas		Išlaikymo kriterijai
EMBA.1		Patikrinkite, ar išplėstinis kelių blokų užraktas yra patvirtintas tik patvirtinus sinchronizavimo antraštės užraktą.		Per registrus nuskaitomi šie signalai:		EMB_Locked_1 vertė turi būti lygi 1, atitinkanti kiekvieną juostą. EMB_Lock_err turėtų būti 0.
	Bandomasis atvejis		Tikslas		Aprašymas		Išlaikymo kriterijai
					EMB_Locked_1 nuskaitomas iš rx_status5 (0x94) registro. EMB_Lock_err nuskaitomas iš registro rx_err_status (0x60[19]).
	EMBA.2		Patikrinkite, ar išplėstinio kelių blokų užrakto būsena yra stabili (po išplėstinio kelių blokų užrakto arba tol, kol bus atlaisvintas elastinis buferis) ir ar nėra netinkamo kelių blokų.		invalid_eomb_eoemb nuskaitomas iš rx_err_status (0x60[10:9]) registro.		invalid_eomb_eoemb turėtų būti „00“.
	EMBA.3		Patikrinkite juostų išlyginimą.		Iš registrų nuskaitomos šios reikšmės: elastic_buf_over_flow nuskaitomas iš rx_err_status (0x60[20]) registro. elastic_buf_full nuskaitomas iš rx_status6 (0x98) registro.		elastic_buf_over_flow turėtų būti 0. Elastic_buf_full vertė turi būti lygi 1, atitinkanti kiekvieną juostą.

Imtuvo transportavimo sluoksnis (TL)
Norint patikrinti naudingosios apkrovos duomenų srauto duomenų vientisumą per imtuvą (RX) JESD204C Intel FPGA IP ir transportavimo sluoksnį, ADC sukonfigūruotas taip, kadamp/PRBS bandymo modelis. ADC taip pat nustatytas veikti su ta pačia konfigūracija, kaip nustatyta JESD204C Intel FPGA IP. Ramp/PRBS tikrintuvas FPGA audinyje tikrina ramp/PRBS duomenų vientisumas vieną minutę. RX JESD204C Intel FPGA IP registras rx_err yra nuolat apklausiamas dėl nulio vertės vieną minutę.
Toliau pateiktame paveikslėlyje parodyta konceptuali duomenų vientisumo tikrinimo bandymo sąranka.

3 pav. Duomenų vientisumo tikrinimas naudojant Ramp/PRBS15 tikrintuvas

3 lentelė. Transportavimo sluoksnio bandymo atvejai

Bandomasis atvejis	Tikslas	Aprašymas	Išlaikymo kriterijai
1 TL	Patikrinkite duomenų kanalo transportavimo sluoksnio atvaizdavimą naudodami ramp bandymo modelis.	Data_mode nustatytas į Ramp_mode. Per registrus nuskaitomi šie signalai: crc_err nuskaitomas iš rx_err_status (0x60[14]).  jrx_patchk_data_error nuskaitomas iš tst_err0 registro.	crc_err turi būti žemas, kad galėtų praeiti. jrx_patchk_data_error turėtų būti mažas.
2 TL	Patikrinkite duomenų kanalo transportavimo sluoksnio atvaizdavimą naudodami PRBS15 bandymo šabloną.	Data_mode nustatytas į prbs_mode. Iš registrų nuskaitomos šios reikšmės: crc_err nuskaitomas iš rx_err_status (0x60[14]). jrx_patchk_data_error nuskaitomas iš tst_err0 registro.	crc_err turi būti žemas, kad galėtų praeiti. jrx_patchk_data_error turėtų būti mažas.

JESD204C Intel FPGA IP ir ADC konfigūracijos
JESD204C Intel FPGA IP parametrai (L, M ir F) šioje aparatūros patikroje yra palaikomi AD9081 įrenginio. Siųstuvo-imtuvo duomenų perdavimo sparta, sampling laikrodis ir kiti JESD204C parametrai atitinka AD908D1 veikimo sąlygas.
Aparatinės įrangos patikros testavimas įgyvendina JESD204C Intel FPGA IP su tokia parametrų konfigūracija.

Bendras visos konfigūracijos nustatymas:

• E = 1
• CF = 0
• CS = 0
• Poklasis = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA valdymo laikrodis (MHz) = 100

Testo rezultatai
Šioje lentelėje pateikiami galimi rezultatai ir jų apibrėžimas.

4 lentelė. Rezultatų apibrėžimas

Rezultatas	Apibrėžimas
PASIRUOTI	Buvo pastebėta, kad bandomasis įrenginys (DUT) elgiasi atitinkantis.
PASAUKO su komentarais	Pastebėta, kad DUT elgesys atitinka. Tačiau pridedamas papildomas situacijos paaiškinimas (pvzample: dėl laiko apribojimų buvo atlikta tik dalis bandymų).

Rezultatas	Apibrėžimas
FIL	Pastebėta, kad DUT elgesys neatitinka reikalavimų.
Įspėjimas	Pastebėta, kad DUT elgesys yra nerekomenduojamas.
Žr. komentarus	Remiantis pastebėjimais, nepavyko nustatyti, ar jis buvo sėkmingai priimtas ar ne. Pridedamas papildomas situacijos paaiškinimas.

Toliau pateiktoje lentelėje pateikiami SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 ir TL.2 bandomųjų atvejų rezultatai su atitinkamomis L, M, F reikšmėmis, duomenų perdavimo sparta, sampling clock, link clock ir SYSREF dažniai.

5 lentelė. Bandomųjų atvejų SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 ir TL.2 rezultatai

Nr.	L	M	F	S	HD	E	N	NP	ADC Sampilgas laikrodis (MHz)	FPGA įrenginio laikrodis (MHz)	FPGA Kadro laikrodis (MHz)	FPGA Susiejimo laikrodis (MHz)	Juostos greitis (Gbps)	Rezultatas
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Praeiti

Testo rezultatų komentarai
Kiekvienu bandymo atveju RX JESD204C Intel FPGA IP sėkmingai nustato sinchronizavimo antraštės išlygiavimą, išplėstinį kelių blokų derinimą ir iki vartotojo duomenų fazės.
R nepastebėjo jokių duomenų vientisumo problemųamp ir PRBS tikrintuvas JESD konfigūracijai, apimantis visas fizines juostas, taip pat nepastebėta ciklinio perteklinio patikrinimo (CRC) ir komandų pariteto klaidos.
Tam tikrų maitinimo ciklų metu su parametrų konfigūracijomis gali atsirasti juostos iškrypimo klaida. Kad išvengtumėte šios klaidos, LEMC poslinkio vertės turi būti užprogramuotos arba galite tai automatizuoti naudodami kalibravimo šlavimo procedūrą. Norėdami gauti daugiau informacijos apie teisines LEMC kompensavimo vertes, žr. RBD derinimo mechanizmą F-tile JESD204C IP vartotojo vadove.

Susijusi informacija
UBR derinimo mechanizmas

Santrauka
Šioje ataskaitoje parodytas JESD204C Intel FPGA IP ir PHY elektrinės sąsajos su AD9081/9082 (R2 Silicon) įrenginiu patvirtinimas iki 24.75 Gbps ADC. Parodyta, kad visa konfigūracija ir aparatinės įrangos sąranka užtikrina pasitikėjimą dviejų įrenginių sąveika ir našumu.

Dokumento peržiūros istorija, skirta AN 927: JESD204C Intel FPGA IP ir ADI AD9081 MxFE* ADC sąveikumo ataskaita, skirta „Intel Agilex F-Tile Devices“

Dokumento versija	Pakeitimai
2022.04.25	Pradinis išleidimas.

AN 876: JESD204C Intel® FPGA IP ir ADI AD9081 MxFE* ADC sąveikumo ataskaita, skirta „Intel® Agilex® F-Tile Devices“

Dokumentai / Ištekliai

intel JESD204C Intel FPGA IP ir ADI AD9081 MxFE ADC sąveikumo ataskaita [pdfVartotojo vadovas JESD204C Intel FPGA IP ir ADI AD9081 MxFE ADC sąveikumo ataskaita, JESD204C, Intel FPGA IP ir ADI AD9081 MxFE ADC sąveikumo ataskaita

Nuorodos

• Vartotojo vadovas