JESD204C இன்டெல் FPGA IP மற்றும் ADI AD9081 MxFE ADC இயங்குநிலை அறிக்கை

தயாரிப்பு தகவல்

பயனர் கையேட்டில் குறிப்பிடப்பட்டுள்ள தயாரிப்பு JESD204C இன்டெல் FPGA IP ஆகும். இது Intel Agilex I-Series F-Tile Demo Board மற்றும் ADI AD9081-FMCA-EBZ EVM ஆகியவற்றுடன் இணைந்து பயன்படுத்தப்படும் வன்பொருள் கூறு ஆகும். ஐபி டூப்ளக்ஸ் பயன்முறையில் நிறுவப்பட்டது, ஆனால் ரிசீவர் பாதை மட்டுமே பயன்படுத்தப்படுகிறது. இது 375 மெகா ஹெர்ட்ஸ் இணைப்பு கடிகாரத்தையும் 375 மெகா ஹெர்ட்ஸ் பிரேம் கடிகாரத்தையும் உருவாக்குகிறது. ADC இயங்குநிலை சோதனைக்கான வன்பொருள் அமைப்பு படம் 1 இல் காட்டப்பட்டுள்ளது. JESD204C Intel FPGA IP சாதனக் கடிகாரத்தை ஆதாரமாகக் கொண்ட கடிகார ஜெனரேட்டரால் IPக்கு SYSREF வழங்கப்பட வேண்டும்.

தயாரிப்பு பயன்பாட்டிற்கான வழிமுறைகள்

வன்பொருள் அமைப்பு
JESD204C Intel FPGA IP ஐப் பயன்படுத்துவதற்கான வன்பொருளை அமைக்க, இந்தப் படிகளைப் பின்பற்றவும்:

1. ADI AD9081-FMCA-EBZ EVM ஐ Intel Agilex I-Series F-Tile Demo Board இன் FMC+ இணைப்பியுடன் இணைக்கவும்.
2. JESD204C Intel FPGA IP சாதன கடிகாரத்தை ஆதாரமாகக் கொண்ட கடிகார ஜெனரேட்டரால் SYSREF சமிக்ஞை வழங்கப்படுவதை உறுதிசெய்யவும்.

கணினி விளக்கம்
இந்த வடிவமைப்பில் வெவ்வேறு தொகுதிகள் எவ்வாறு இணைக்கப்பட்டுள்ளன என்பதை கணினி நிலை வரைபடம் காட்டுகிறது. இதில் Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core மற்றும் பல்வேறு கடிகாரங்கள் மற்றும் இடைமுகங்கள் ஆகியவை அடங்கும்.

இயங்கக்கூடிய முறை
பெறுநரின் தரவு இணைப்பு அடுக்கு
இந்தச் சோதனைப் பகுதியானது ஒத்திசைவு தலைப்பு சீரமைப்பு (SHA) மற்றும் நீட்டிக்கப்பட்ட மல்டிபிளாக் சீரமைப்பு (EMBA) ஆகியவற்றிற்கான சோதனை நிகழ்வுகளை உள்ளடக்கியது. JESD204C Intel FPGA IP சோதனையின் போது தரவு இணைப்பு அடுக்கிலிருந்து பதிவேடுகளைப் படித்து, அவற்றைப் பதிவில் எழுதுகிறது. fileகள், மற்றும் TCL ஸ்கிரிப்ட்கள் மூலம் அளவுகோல்களை அனுப்புவதற்கு அவற்றைச் சரிபார்க்கிறது.

Intel® Agilex™ F-tile சாதனங்களுக்கான JESD204C Intel® FPGA IP மற்றும் ADI AD9081 MxFE* ADC இயங்குநிலை அறிக்கை

JESD204C Intel® FPGA IP என்பது அதிவேக புள்ளி-க்கு-புள்ளி தொடர் இடைமுக அறிவுசார் சொத்து (IP) ஆகும்.
JESD204C Intel FPGA IP ஆனது பல தேர்ந்தெடுக்கப்பட்ட JESD204C இணக்கமான அனலாக்-டு-டிஜிட்டல் மாற்றி (ADC) சாதனங்களுடன் வன்பொருள்-சோதனை செய்யப்பட்டது.
இந்த அறிக்கை JESD204C Intel FPGA IP இன் AD9081 மிக்ஸ்டு சிக்னல் ஃபிரண்ட் எண்ட் (MxFE*) மதிப்பீட்டு தொகுதியுடன் (EVM) அனலாக் டிவைசஸ் இன்க். (ADI) இன் இயங்குதன்மையை எடுத்துக்காட்டுகிறது. பின்வரும் பிரிவுகள் வன்பொருள் சரிபார்ப்பு முறை மற்றும் சோதனை முடிவுகளை விவரிக்கின்றன.

தொடர்புடைய தகவல்
F-tile JESD204C Intel FPGA IP பயனர் கையேடு

வன்பொருள் மற்றும் மென்பொருள் தேவைகள்
இயங்கக்கூடிய சோதனைக்கு பின்வரும் வன்பொருள் மற்றும் மென்பொருள் கருவிகள் தேவை: வன்பொருள்

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) 12V பவர் அடாப்டருடன்
• அனலாக் சாதனங்கள் (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• ஸ்கைவொர்க் Si5345-D மதிப்பீட்டு வாரியம் (Si5345-D-EVB)
• SMA ஆண் முதல் SMP ஆண் வரை
• SMP ஆண் முதல் SMP கேபிள்

மென்பொருள்

• Intel Quartus® Prime Pro பதிப்பு மென்பொருள் பதிப்பு 21.4
• AD9081_API பதிப்பு 1.1.0 அல்லது புதியது (லினக்ஸ் பயன்பாடு, AD9081 EVM உள்ளமைவுக்குத் தேவை)

தொடர்புடைய தகவல்

• AD9081/AD9082 கணினி மேம்பாட்டு பயனர் வழிகாட்டி
• Skyworks Si5345-D மதிப்பீட்டு வாரியம் பயனர் கையேடு

வன்பொருள் அமைப்பு
JESD204C Intel FPGA IP ஆனது டூப்ளக்ஸ் பயன்முறையில் நிறுவப்பட்டது, ஆனால் ரிசீவர் பாதை மட்டுமே பயன்படுத்தப்படுகிறது. FCLK_MULP =1, WIDTH_MULP = 8, S = 1 க்கு, கோர் PLL ஆனது 375 MHz இணைப்புக் கடிகாரத்தையும் 375 MHz சட்டக் கடிகாரத்தையும் உருவாக்குகிறது.
Intel Agilex I-Series F-Tile Demo Board ஆனது ADI AD9081-FMCA-EBZ EVM உடன் டெவலப்மெண்ட் போர்டின் FMC+ இணைப்பியுடன் இணைக்கப்பட்டுள்ளது. ADC இயங்குநிலை சோதனைக்கான வன்பொருள் அமைப்பு ஹார்டுவேர் அமைவு படத்தில் காட்டப்பட்டுள்ளது.- • AD9081-FMCA-EBZ EVM ஆனது Intel Agilex I-Series F-Tile Demo Board இலிருந்து FMC+ இணைப்பான் மூலம் சக்தியைப் பெறுகிறது.

• F-டைல் டிரான்ஸ்ஸீவர் மற்றும் JESD204C இன்டெல் FPGA IP கோர் PLL குறிப்பு கடிகாரங்கள் Si5345-D-EVB ஆல் SMA மூலம் SMP கேபிள் வரை வழங்கப்படுகின்றன. SMP கேபிளுடன் இணைக்கப்பட்டுள்ள CLKIN0ஐ U22 எடுக்கிறதா என்பதை உறுதிசெய்ய, Agilex-I F-Tile டெமோ போர்டில் MUX_DIP_SW1ஐ உயர்வாக அமைக்கவும்.
• Si5345-D-EVB ஆனது AD7044 EVM இல் உள்ள HMC9081 நிரல்படுத்தக்கூடிய கடிகார ஜெனரேட்டருக்கு SMP மூலம் SMP கேபிள் வரை ஒரு குறிப்பு கடிகாரத்தை வழங்குகிறது.
• JESD204C இன்டெல் FPGA IP மையத்திற்கான நிர்வாகக் கடிகாரம் Intel Agilex I-Series F-tile Demo Board இல் உள்ள Silicon Labs Si5332 நிரல்படுத்தக்கூடிய கடிகார ஜெனரேட்டரால் வழங்கப்படுகிறது.
• HMC7044 நிரல்படுத்தக்கூடிய கடிகார ஜெனரேட்டர் AD9081 சாதன குறிப்பு கடிகாரத்தை வழங்குகிறது. AD9081 சாதனத்தில் இருக்கும் ஃபேஸ்-லாக்டு லூப் (PLL) விரும்பிய ADC களை உருவாக்குகிறதுampசாதன குறிப்பு கடிகாரத்திலிருந்து லிங் கடிகாரம்.
• துணைப்பிரிவு 1க்கு, HMC7044 கடிகார ஜெனரேட்டர் AD9081 சாதனத்திற்கும் JESD204C Intel FPGA IP க்கும் FMC+ இணைப்பான் மூலம் SYSREF சிக்னலை உருவாக்குகிறது.

இல்லைte: JESD204C Intel FPGA IP சாதன கடிகாரத்தை ஆதாரமாகக் கொண்ட கடிகார ஜெனரேட்டரால் SYSREF ஐ வழங்க Intel பரிந்துரைக்கிறது.

கணினி விளக்கம்

இந்த வடிவமைப்பில் வெவ்வேறு தொகுதிகள் எவ்வாறு இணைக்கப்பட்டுள்ளன என்பதை பின்வரும் கணினி-நிலை வரைபடம் காட்டுகிறது.

படம் 2. கணினி வரைபடம்

குறிப்புகள்:

1. M என்பது மாற்றிகளின் எண்ணிக்கை.
2. S என்பது கடத்தப்பட்ட s எண்ணிக்கைampலெஸ் ஒரு ஃபிரேம் ஒன்றுக்கு மாற்றி.
3. WIDTH_MULP என்பது பயன்பாட்டு அடுக்கு மற்றும் போக்குவரத்து அடுக்குக்கு இடையே உள்ள தரவு அகல பெருக்கி ஆகும்.
4. N என்பது ஒரு மாற்றிக்கு மாற்றும் பிட்களின் எண்ணிக்கை.
5. CS என்பது ஒரு மாற்றத்திற்கான கட்டுப்பாட்டு பிட்களின் எண்ணிக்கைampலெஸ்.

இந்த அமைப்பில், முன்னாள்ample L = 8, M = 4, மற்றும் F = 1, டிரான்ஸ்ஸீவர் லேன்களின் தரவு விகிதம் 24.75 Gbps ஆகும்.
Si5332 OUT1 ஆனது 100 MHz கடிகாரத்தை mgmt_clkக்கு உருவாக்குகிறது. Si5345-D-EVB இரண்டு கடிகார அதிர்வெண்களை உருவாக்குகிறது, 375 MHz மற்றும் 100 MHz. 375 MHz ஆனது Intel Agilex I-Series F-tile Demo Board இல் உள்ள உட்பொதிக்கப்பட்ட மல்டிபிளெக்சருக்கு J19 SMA போர்ட் மூலம் வழங்கப்படுகிறது. உட்பொதிக்கப்பட்ட மல்டிபிளெக்சரின் வெளியீட்டு கடிகாரம் F-டைல் டிரான்ஸ்ஸீவர் குறிப்பு கடிகாரம் (refclk_xcvr) மற்றும் JESD204C இன்டெல் FPGA IP கோர் PLL குறிப்பு கடிகாரத்தை (refclk_core) இயக்குகிறது. Si100-D-EVB இலிருந்து 5345 MHz ஆனது AD7044 EVM இல் உள்ள HMC9081 நிரல்படுத்தக்கூடிய கடிகார ஜெனரேட்டருடன் இணைக்கப்பட்டுள்ளது.
(EXT_HMCREF).

HCM7044 ஆனது FMC இணைப்பான் மூலம் 11.71875 MHz இன் கால SYSREF சமிக்ஞையை உருவாக்குகிறது.
JESD204C Intel FPGA IP ஆனது டூப்ளக்ஸ் பயன்முறையில் நிறுவப்பட்டது, ஆனால் ரிசீவர் பாதை மட்டுமே பயன்படுத்தப்படுகிறது.

இயங்கக்கூடிய முறை
பின்வரும் பிரிவு சோதனை நோக்கங்கள், செயல்முறை மற்றும் தேர்ச்சி அளவுகோல்களை விவரிக்கிறது. சோதனை பின்வரும் பகுதிகளை உள்ளடக்கியது:

• ரிசீவர் தரவு இணைப்பு அடுக்கு
• ரிசீவர் போக்குவரத்து அடுக்கு

பெறுநரின் தரவு இணைப்பு அடுக்கு
இந்தச் சோதனைப் பகுதியானது ஒத்திசைவு தலைப்பு சீரமைப்பு (SHA) மற்றும் நீட்டிக்கப்பட்ட மல்டிபிளாக் சீரமைப்பு (EMBA) ஆகியவற்றிற்கான சோதனை நிகழ்வுகளை உள்ளடக்கியது.
இணைப்பு தொடங்கும் போது, ​​ரிசீவர் மீட்டமைக்கப்பட்ட பிறகு, JESD204C Intel FPGA IP ஆனது சாதனம் மூலம் அனுப்பப்படும் ஒத்திசைவு தலைப்பு ஸ்ட்ரீமைத் தேடத் தொடங்குகிறது. டேட்டா லிங்க் லேயரில் இருந்து பின்வரும் பதிவேடுகள் சோதனையின் போது படிக்கப்பட்டு, பதிவில் எழுதப்படும் fileகள், மற்றும் TCL ஸ்கிரிப்ட்கள் மூலம் அளவுகோல்களை அனுப்புவதற்கு சரிபார்க்கப்பட்டது.

தொடர்புடைய தகவல்
F-tile JESD204C Intel FPGA IP பயனர் கையேடு

ஒத்திசைவு தலைப்பு சீரமைப்பு (SHA)
அட்டவணை 1. ஒத்திசைவு தலைப்பு சீரமைப்பு சோதனை வழக்குகள்

சோதனை வழக்கு	குறிக்கோள்	விளக்கம்	தேர்ச்சி அளவுகோல்கள்
SHA.1	ரீசெட் சீக்வென்ஸ் முடிந்த பிறகு, ஒத்திசைவு தலைப்புப் பூட்டு வலியுறுத்தப்பட்டுள்ளதா எனச் சரிபார்க்கவும்.	பின்வரும் சமிக்ஞைகள் பதிவேட்டில் இருந்து படிக்கப்படுகின்றன: CDR_Lock rx_status3 (0x8C) பதிவேட்டில் இருந்து படிக்கப்படுகிறது. SH_Locked என்பது rx_status4 (0x90) பதிவேட்டில் இருந்து படிக்கப்பட்டது. jrx_sh_err_status rx_err_status (0x60) பதிவேட்டில் இருந்து படிக்கப்படுகிறது.	CDR_Lock மற்றும் SH_LOCK ஆகியவை பாதைகளின் எண்ணிக்கைக்கு ஏற்றவாறு உயர்வாக இருக்க வேண்டும். jrx_sh_err_status இருக்க வேண்டும்  jrx_sh_err_status இல் உள்ள பிட் புலங்கள் sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err மற்றும் cdr_locked_err ஆகியவற்றைச் சரிபார்க்கிறது.
SHA.2	ஒத்திசைவு தலைப்பு பூட்டு (அல்லது நீட்டிக்கப்பட்ட பல-தடுப்பு சீரமைப்பு கட்டத்தின் போது) மற்றும் நிலையான பிறகு, ஒத்திசைவு தலைப்பு பூட்டு நிலையை சரிபார்க்கவும்.	invalid_sync_header பதிவேட்டில் இருந்து ஒத்திசைவு தலைப்பு பூட்டு நிலைக்கு படிக்கப்பட்டது (0x60[8]).	invalid_sync_header நிலை 0 ஆக இருக்க வேண்டும்.

விரிவாக்கப்பட்ட மல்டிபிளாக் சீரமைப்பு (EMBA)

அட்டவணை 2. விரிவாக்கப்பட்ட மல்டிபிளாக் சீரமைப்பு சோதனை வழக்குகள்

சோதனை வழக்கு		குறிக்கோள்		விளக்கம்		தேர்ச்சி அளவுகோல்கள்
EMBA.1		ஒத்திசைவு தலைப்புப் பூட்டு உறுதிப்படுத்தப்பட்ட பின்னரே நீட்டிக்கப்பட்ட மல்டிபிளாக் பூட்டு வலியுறுத்தப்படுகிறதா என்பதைச் சரிபார்க்கவும்.		பின்வரும் சமிக்ஞைகள் பதிவேடுகள் மூலம் படிக்கப்படுகின்றன:		EMB_Locked_1 மதிப்பு ஒவ்வொரு பாதைக்கும் தொடர்புடைய 1 க்கு சமமாக இருக்க வேண்டும். EMB_Lock_err 0 ஆக இருக்க வேண்டும்.
	சோதனை வழக்கு		குறிக்கோள்		விளக்கம்		தேர்ச்சி அளவுகோல்கள்
					EMB_Locked_1 ஆனது rx_status5 (0x94) பதிவேட்டில் இருந்து படிக்கப்பட்டது. EMB_Lock_err ஆனது rx_err_status (0x60[19]) பதிவேட்டில் இருந்து படிக்கப்பட்டது.
	EMBA.2		நீட்டிக்கப்பட்ட மல்டிபிளாக் பூட்டு நிலை நிலையானதா (நீட்டிக்கப்பட்ட மல்டிபிளாக் பூட்டிற்குப் பிறகு அல்லது எலாஸ்டிக் பஃபர் வெளியிடப்படும் வரை) செல்லுபடியாகாத மல்டிபிளாக் இல்லாமல் சரிபார்க்கவும்.		invalid_eomb_eoemb என்பது rx_err_status (0x60[10:9]) பதிவேட்டில் இருந்து படிக்கப்படுகிறது.		invalid_eomb_eoemb "00" ஆக இருக்க வேண்டும்.
	EMBA.3		பாதை சீரமைப்பை சரிபார்க்கவும்.		பின்வரும் மதிப்புகள் பதிவேட்டில் இருந்து படிக்கப்படுகின்றன: elastic_buf_over_flow என்பது rx_err_status (0x60[20]) பதிவேட்டில் இருந்து படிக்கப்படுகிறது. elastic_buf_full என்பது rx_status6 (0x98) பதிவேட்டில் இருந்து படிக்கப்படுகிறது.		elastic_buf_over_flow 0 ஆக இருக்க வேண்டும். elastic_buf_full மதிப்பு ஒவ்வொரு பாதைக்கும் தொடர்புடைய 1 க்கு சமமாக இருக்க வேண்டும்.

ரிசீவர் டிரான்ஸ்போர்ட் லேயர் (TL)
ரிசீவர் (RX) JESD204C இன்டெல் FPGA IP மற்றும் போக்குவரத்து அடுக்கு மூலம் பேலோட் தரவு ஸ்ட்ரீமின் தரவு ஒருமைப்பாட்டை சரிபார்க்க, ADC ஆனது r ஆக உள்ளமைக்கப்பட்டுள்ளது.amp/PRBS சோதனை முறை. ADC ஆனது JESD204C Intel FPGA IP இல் அமைக்கப்பட்டுள்ள அதே உள்ளமைவுடன் செயல்படும் வகையில் அமைக்கப்பட்டுள்ளது. ஆர்amp/FPGA துணியில் உள்ள PRBS சரிபார்ப்பு r ஐ சரிபார்க்கிறதுampஒரு நிமிடத்திற்கு PRBS தரவு ஒருமைப்பாடு. RX JESD204C Intel FPGA IP பதிவேடு rx_err ஆனது ஒரு நிமிடத்திற்கு பூஜ்ஜிய மதிப்பிற்கு தொடர்ந்து வாக்களிக்கப்படுகிறது.
கீழே உள்ள படம் தரவு ஒருமைப்பாட்டை சரிபார்ப்பதற்கான கருத்தியல் சோதனை அமைப்பைக் காட்டுகிறது.

படம் 3. R ஐப் பயன்படுத்தி தரவு ஒருமைப்பாட்டை சரிபார்க்கவும்amp/PRBS15 செக்கர்

அட்டவணை 3. போக்குவரத்து அடுக்கு சோதனை வழக்குகள்

சோதனை வழக்கு	குறிக்கோள்	விளக்கம்	தேர்ச்சி அளவுகோல்கள்
TL.1	R ஐப் பயன்படுத்தி தரவு சேனலின் போக்குவரத்து அடுக்கு மேப்பிங்கைச் சரிபார்க்கவும்amp சோதனை முறை.	Data_mode R ஆக அமைக்கப்பட்டதுamp_முறை. பின்வரும் சமிக்ஞைகள் பதிவேடுகள் மூலம் படிக்கப்படுகின்றன: crc_err என்பது rx_err_status (0x60[14]) இலிருந்து படிக்கப்படுகிறது.  jrx_patchk_data_error tst_err0 பதிவேட்டில் இருந்து படிக்கப்பட்டது.	crc_err தேர்ச்சி பெறுவதற்கு குறைவாக இருக்க வேண்டும். jrx_patchk_data_error குறைவாக இருக்க வேண்டும்.
TL.2	PRBS15 சோதனை முறையைப் பயன்படுத்தி தரவு சேனலின் போக்குவரத்து அடுக்கு மேப்பிங்கைச் சரிபார்க்கவும்.	Data_mode prbs_mode என அமைக்கப்பட்டுள்ளது. பின்வரும் மதிப்புகள் பதிவேட்டில் இருந்து படிக்கப்படுகின்றன: crc_err என்பது rx_err_status (0x60[14]) இலிருந்து படிக்கப்படுகிறது. jrx_patchk_data_error tst_err0 பதிவேட்டில் இருந்து படிக்கப்பட்டது.	crc_err தேர்ச்சி பெறுவதற்கு குறைவாக இருக்க வேண்டும். jrx_patchk_data_error குறைவாக இருக்க வேண்டும்.

JESD204C இன்டெல் FPGA IP மற்றும் ADC கட்டமைப்புகள்
இந்த வன்பொருள் செக் அவுட்டில் உள்ள JESD204C Intel FPGA IP அளவுருக்கள் (L, M, மற்றும் F) AD9081 சாதனத்தால் இயல்பாகவே ஆதரிக்கப்படுகின்றன. டிரான்ஸ்ஸீவர் தரவு விகிதம், sampலிங் கடிகாரம் மற்றும் பிற JESD204C அளவுருக்கள் AD908D1 இயக்க நிலைமைகளுக்கு இணங்குகின்றன.
வன்பொருள் செக்அவுட் சோதனையானது JESD204C Intel FPGA IPஐ பின்வரும் அளவுரு உள்ளமைவுடன் செயல்படுத்துகிறது.

அனைத்து உள்ளமைவுகளுக்கான உலகளாவிய அமைப்பு:

• E = 1
• CF = 0
• CS = 0
• துணைப்பிரிவு = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA மேலாண்மை கடிகாரம் (MHz) = 100

சோதனை முடிவுகள்
பின்வரும் அட்டவணையில் சாத்தியமான முடிவுகள் மற்றும் அவற்றின் வரையறை உள்ளது.

அட்டவணை 4. முடிவுகள் வரையறை

முடிவு	வரையறை
பாஸ்	சோதனையின் கீழ் உள்ள சாதனம் (DUT) இணக்கமான நடத்தையை வெளிப்படுத்துவதைக் காண முடிந்தது.
கருத்துகளுடன் பாஸ்	DUT இணக்கமான நடத்தையை வெளிப்படுத்துகிறது. இருப்பினும், நிலைமையின் கூடுதல் விளக்கம் சேர்க்கப்பட்டுள்ளது (எ.காample: நேர வரம்புகள் காரணமாக, சோதனையின் ஒரு பகுதி மட்டுமே செய்யப்பட்டது).

முடிவு	வரையறை
தோல்வி	DUT இணங்காத நடத்தையை வெளிப்படுத்துகிறது.
எச்சரிக்கை	DUT பரிந்துரைக்கப்படாத நடத்தையை வெளிப்படுத்துகிறது.
கருத்துகளைப் பார்க்கவும்	அவதானிப்புகளிலிருந்து, சரியான பாஸ் அல்லது தோல்வியைத் தீர்மானிக்க முடியவில்லை. நிலைமையின் கூடுதல் விளக்கம் சேர்க்கப்பட்டுள்ளது.

பின்வரும் அட்டவணையானது, எல், எம், எஃப், தரவு வீதம் ஆகியவற்றின் மதிப்புகளுடன் SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 மற்றும் TL.2 சோதனை நிகழ்வுகளுக்கான முடிவுகளைக் காட்டுகிறது. கள்ampலிங் கடிகாரம், இணைப்பு கடிகாரம் மற்றும் SYSREF அலைவரிசைகள்.

அட்டவணை 5. சோதனை நிகழ்வுகளுக்கான முடிவுகள் SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 மற்றும் TL.2

இல்லை	L	M	F	S	HD	E	N	NP	ஏடிசி Sampலிங் கடிகாரம் (MHz)	FPGA சாதன கடிகாரம் (MHz)	FPGA பிரேம் கடிகாரம் (MHz)	FPGA இணைப்பு கடிகாரம் (MHz)	லேன் வீதம் (ஜிபிபிஎஸ்)	முடிவு
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	பாஸ்

சோதனை முடிவு கருத்துகள்
ஒவ்வொரு சோதனை நிகழ்விலும், RX JESD204C Intel FPGA IP ஆனது ஒத்திசைவு தலைப்பு சீரமைப்பு, நீட்டிக்கப்பட்ட மல்டிபிளாக் சீரமைப்பு மற்றும் பயனர் தரவு கட்டம் வரை வெற்றிகரமாக நிறுவுகிறது.
R ஆல் தரவு ஒருமைப்பாடு சிக்கல் எதுவும் காணப்படவில்லைamp மற்றும் அனைத்து இயற்பியல் பாதைகளையும் உள்ளடக்கிய JESD உள்ளமைவுகளுக்கான PRBS சரிபார்ப்பு, சுழற்சி பணிநீக்கம் சோதனை (CRC) மற்றும் கட்டளை சமநிலை பிழை காணப்படவில்லை.
சில சக்தி சுழற்சிகளின் போது, ​​அளவுரு உள்ளமைவுகளுடன் லேன் டெஸ்க்யூ பிழை தோன்றக்கூடும். இந்தப் பிழையைத் தவிர்க்க, LEMC ஆஃப்செட் மதிப்புகள் திட்டமிடப்பட்டிருக்க வேண்டும் அல்லது அளவுத்திருத்த ஸ்வீப் செயல்முறை மூலம் இதை தானியங்கு செய்யலாம். LEMC ஆஃப்செட்டின் சட்ட மதிப்புகள் பற்றிய கூடுதல் தகவலுக்கு, F-tile JESD204C IP பயனர் கையேட்டில் உள்ள RBD ட்யூனிங் மெக்கானிசத்தைப் பார்க்கவும்.

தொடர்புடைய தகவல்
RBD ட்யூனிங் மெக்கானிசம்

சுருக்கம்
ADCக்கு 204 Gbps வரை AD9081/9082 (R2 சிலிக்கான்) சாதனத்துடன் JESD24.75C Intel FPGA IP மற்றும் PHY மின் இடைமுகத்தின் சரிபார்ப்பை இந்த அறிக்கை காட்டுகிறது. முழுமையான உள்ளமைவு மற்றும் வன்பொருள் அமைப்பு இரண்டு சாதனங்களின் இயங்குதன்மை மற்றும் செயல்திறனில் நம்பிக்கையை வழங்குவதாகக் காட்டப்பட்டுள்ளது.

AN 927க்கான ஆவணத் திருத்த வரலாறு: JESD204C Intel FPGA IP மற்றும் ADI AD9081 MxFE* ADC இன்டெல் அஜிலெக்ஸ் எஃப்-டைல் சாதனங்களுக்கான இயங்குநிலை அறிக்கை

ஆவணப் பதிப்பு	மாற்றங்கள்
2022.04.25	ஆரம்ப வெளியீடு.

AN 876: JESD204C Intel® FPGA IP மற்றும் ADI AD9081 MxFE* ADC Interoperability Report for Intel® Agilex® F-Tile Devices

ஆவணங்கள் / ஆதாரங்கள்

intel JESD204C Intel FPGA IP மற்றும் ADI AD9081 MxFE ADC இயங்குநிலை அறிக்கை [pdf] பயனர் வழிகாட்டி JESD204C Intel FPGA IP மற்றும் ADI AD9081 MxFE ADC இயங்குநிலை அறிக்கை, JESD204C, Intel FPGA IP மற்றும் ADI AD9081 MxFE ADC இயங்குநிலை அறிக்கை

குறிப்புகள்

• பயனர் கையேடு