Laporan Interoperabilitas Intel FPGA IP JESD204C dan ADI AD9081 MxFE ADC

Informasi Produk

Produk yang dimaksud dalam panduan pengguna adalah IP FPGA Intel JESD204C. Ini adalah komponen perangkat keras yang digunakan bersama dengan Intel Agilex I-Series F-Tile Demo Board dan ADI AD9081-FMCA-EBZ EVM. IP dibuat dalam mode Dupleks tetapi hanya jalur penerima yang digunakan. Ini menghasilkan jam tautan 375 MHz dan jam bingkai 375 MHz. Pengaturan perangkat keras untuk uji interoperabilitas ADC ditunjukkan pada Gambar 1. IP memerlukan SYSREF untuk disediakan oleh generator jam yang menjadi sumber jam perangkat IP Intel FPGA JESD204C.

Petunjuk Penggunaan Produk

Pengaturan Perangkat Keras
Untuk menyiapkan perangkat keras untuk menggunakan IP Intel FPGA JESD204C, ikuti langkah-langkah berikut:

1. Hubungkan ADI AD9081-FMCA-EBZ EVM ke konektor FMC+ pada Intel Agilex I-Series F-Tile Demo Board.
2. Pastikan sinyal SYSREF disediakan oleh generator jam yang menjadi sumber jam perangkat Intel FPGA IP JESD204C.

Deskripsi Sistem
Diagram tingkat sistem menunjukkan bagaimana berbagai modul dihubungkan dalam desain ini. Ini mencakup Papan Demo F-tile Intel Agilex-I, Perangkat F-tile Intel Agilex, RTL Tingkat Atas, Sistem Perancang Platform, Generator Pola, Pemeriksa Pola, Inti IP Dupleks F-Tile JESD204C, dan berbagai jam dan antarmuka.

Metodologi Interoperabilitas
Lapisan Tautan Data Penerima
Area pengujian ini mencakup kasus pengujian untuk penyelarasan header sinkronisasi (SHA) dan penyelarasan multiblok yang diperluas (EMBA). IP FPGA Intel JESD204C membaca register dari lapisan tautan data selama pengujian, menuliskannya ke dalam log files, dan memverifikasinya untuk melewati kriteria melalui skrip TCL.

Laporan Interoperabilitas Intel® FPGA IP dan ADI AD204 MxFE* ADC JESD9081C untuk Perangkat F-tile Intel® Agilex™

JESD204C Intel® FPGA IP adalah kekayaan intelektual (IP) antarmuka serial point-to-point berkecepatan tinggi.
IP Intel FPGA JESD204C telah diuji perangkat keras dengan beberapa perangkat konverter analog-ke-digital (ADC) yang sesuai dengan JESD204C.
Laporan ini menyoroti interoperabilitas IP Intel FPGA JESD204C dengan modul evaluasi (EVM) Mixed Signal Front End (MxFE*) AD9081 dari Analog Devices Inc. Bagian berikut menjelaskan metodologi checkout perangkat keras dan hasil pengujian.

Informasi Terkait
Panduan Pengguna IP Intel FPGA F-tile JESD204C

Persyaratan Perangkat Keras dan Perangkat Lunak
Uji interoperabilitas memerlukan perangkat keras dan perangkat lunak berikut: Perangkat keras

• Papan Demo F-tile Intel Agilex™ I-Series (AGIB027R29A1E2VR0) dengan adaptor daya 12V
• Perangkat Analog (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Dewan Evaluasi Skywork Si5345-D (Si5345-D-EVB)
• SMA laki-laki ke SMP laki-laki
• Kabel SMP jantan ke SMP

Perangkat lunak

• Perangkat lunak Intel Quartus® Prime Pro Edition versi 21.4
• AD9081_API versi 1.1.0 atau lebih baru (aplikasi Linux, diperlukan untuk konfigurasi AD9081 EVM)

Informasi Terkait

• Panduan Pengguna Pengembangan Sistem AD9081/AD9082
• Panduan Pengguna Dewan Evaluasi Skyworks Si5345-D

Pengaturan Perangkat Keras
IP Intel FPGA JESD204C dibuat dalam mode Dupleks tetapi hanya jalur penerima yang digunakan. Untuk FCLK_MULP =1, WIDTH_MULP = 8, S = 1, inti PLL menghasilkan link clock 375 MHz dan frame clock 375 MHz.
Papan Demo F-Tile Intel Agilex I-Series digunakan dengan ADI AD9081-FMCA-EBZ EVM yang terhubung ke konektor FMC+ pada papan pengembangan. Pengaturan perangkat keras untuk uji interoperabilitas ADC ditunjukkan pada gambar Pengaturan Perangkat Keras.- • EVM AD9081-FMCA-EBZ memperoleh daya dari Papan Demo Intel Agilex I-Series F-Tile melalui konektor FMC+.

• Transceiver F-tile dan jam referensi PLL inti Intel FPGA IP JESD204C dipasok oleh Si5345-D-EVB melalui kabel SMA ke SMP. Atur MUX_DIP_SW0 ke tinggi pada Agilex-I F-Tile Demo Board untuk memastikan U22 menggunakan CLKIN1 yang terhubung ke kabel SMP.
• Si5345-D-EVB menyediakan jam referensi ke generator jam HMC7044 yang dapat diprogram yang ada di EVM AD9081 melalui kabel SMP ke SMP.
• Jam manajemen untuk inti IP Intel FPGA JESD204C disediakan oleh generator jam terprogram Silicon Labs Si5332 yang ada di Papan Demo F-tile Intel Agilex I-Series.
• Generator jam yang dapat diprogram HMC7044 menyediakan jam referensi perangkat AD9081. Loop fase-terkunci (PLL) yang ada di perangkat AD9081 menghasilkan ADC yang diinginkanampling jam dari jam referensi perangkat.
• Untuk Subkelas 1, generator jam HMC7044 menghasilkan sinyal SYSREF untuk perangkat AD9081 dan untuk IP Intel FPGA JESD204C melalui konektor FMC+.

TIDAKte: Intel merekomendasikan SYSREF untuk disediakan oleh generator jam yang menjadi sumber jam perangkat IP Intel FPGA JESD204C.

Deskripsi Sistem

Diagram tingkat sistem berikut menunjukkan bagaimana berbagai modul dihubungkan dalam desain ini.

Gambar 2. Diagram Sistem

Catatan:

1. M adalah jumlah konverter.
2. S adalah jumlah s yang ditransmisikanamples per konverter per frame.
3. WIDTH_MULP adalah pengganda lebar data antara lapisan aplikasi dan lapisan transport.
4. N adalah jumlah bit konversi per konverter.
5. CS adalah jumlah bit kontrol per konversiampsedikit.

Dalam pengaturan ini, misalnyaample L = 8, M = 4, dan F = 1, kecepatan data jalur transceiver adalah 24.75 Gbps.
Si5332 OUT1 menghasilkan jam 100 MHz ke mgmt_clk. Si5345-D-EVB menghasilkan dua frekuensi clock, 375 MHz dan 100 MHz. 375 MHz disuplai ke multiplekser tertanam di Papan Demo F-tile Intel Agilex I-Series melalui port SMA J19. Jam keluaran multiplekser tertanam menggerakkan jam referensi transceiver F-tile (refclk_xcvr) dan jam referensi PLL inti Intel FPGA IP JESD204C (refclk_core). 100 MHz dari Si5345-D-EVB terhubung ke generator jam yang dapat diprogram HMC7044 yang ada di EVM AD9081 sebagai input jam
(EXT_HMCREF).

HCM7044 menghasilkan sinyal SYSREF periodik 11.71875 MHz melalui Konektor FMC.
IP Intel FPGA JESD204C dibuat dalam mode Dupleks tetapi hanya jalur penerima yang digunakan.

Metodologi Interoperabilitas
Bagian berikut menjelaskan tujuan tes, prosedur, dan kriteria kelulusan. Tes ini mencakup bidang-bidang berikut:

• Lapisan tautan data penerima
• Lapisan transportasi penerima

Lapisan Tautan Data Penerima
Area pengujian ini mencakup kasus pengujian untuk penyelarasan header sinkronisasi (SHA) dan penyelarasan multiblok yang diperluas (EMBA).
Saat tautan dimulai, setelah receiver disetel ulang, IP Intel FPGA JESD204C mulai mencari aliran header sinkronisasi yang dikirimkan oleh perangkat. Register berikut dari lapisan data link dibaca selama pengujian, ditulis ke dalam log files, dan diverifikasi untuk melewati kriteria melalui skrip TCL.

Informasi Terkait
Panduan Pengguna IP Intel FPGA F-tile JESD204C

Sinkronkan Penyelarasan Header (SHA)
Tabel 1. Kasus Uji Penyelarasan Header Sinkronisasi

Kasus Uji	Tujuan	Keterangan	Kriteria Kelulusan
SHA.1	Periksa apakah Sync Header Lock diaktifkan setelah selesainya urutan reset.	Sinyal berikut dibaca dari register: CDR_Lock dibaca dari register rx_status3 (0x8C). SH_Locked dibaca dari register rx_status4 (0x90). jrx_sh_err_status dibaca dari register rx_err_status (0x60).	CDR_Lock dan SH_LOCK harus ditetapkan tinggi sesuai dengan jumlah jalur. jrx_sh_err_status seharusnya  Bidang bit di jrx_sh_err_status memeriksa sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, dan cdr_locked_err.
SHA.2	Periksa status Kunci Header Sinkronisasi setelah kunci header sinkronisasi tercapai (atau selama fase Penyelarasan Multi-Blok Diperpanjang) dan stabil.	invalid_sync_header dibaca untuk status kunci Sync Header dari register (0x60[8]).	status invalid_sync_header harus 0.

Penyelarasan Multiblok yang Diperluas (EMBA)

Tabel 2. Kasus Uji Penyelarasan Multiblok yang Diperluas

Kasus Uji		Tujuan		Keterangan		Kriteria Kelulusan
EMBA.1		Periksa apakah Extended Multiblock Lock diterapkan hanya setelah penerapan Sync Header Lock.		Sinyal berikut dibaca melalui register:		Nilai EMB_Locked_1 harus sama dengan 1 yang sesuai dengan setiap jalur. EMB_Lock_err seharusnya 0.
	Kasus Uji		Tujuan		Keterangan		Kriteria Kelulusan
					EMB_Locked_1 dibaca dari register rx_status5 (0x94). EMB_Lock_err dibaca dari register rx_err_status (0x60[19]).
	EMBA.2		Periksa apakah status Extended Multiblock Lock stabil (setelah perpanjangan kunci multiblock atau hingga buffer elastis dilepaskan) dan tidak ada multiblock yang tidak valid.		invalid_eomb_eoemb dibaca dari register rx_err_status (0x60[10:9]).		invalid_eomb_eoemb seharusnya “00”.
	EMBA.3		Periksa kesejajaran jalur.		Nilai-nilai berikut dibaca dari register: elastic_buf_over_flow dibaca dari register rx_err_status (0x60[20]). elastic_buf_full dibaca dari register rx_status6 (0x98).		elastic_buf_over_flow harusnya 0. Nilai elastic_buf_full harus sama dengan 1 yang sesuai dengan setiap jalur.

Lapisan Transportasi Penerima (TL)
Untuk memeriksa integritas data aliran data muatan melalui penerima (RX) JESD204C Intel FPGA IP dan lapisan transport, ADC dikonfigurasikan ke ramp/Pola pengujian PRBS. ADC juga diatur untuk beroperasi dengan konfigurasi yang sama seperti yang diatur dalam IP FPGA Intel JESD204C. ramp/Pemeriksa PRBS di kain FPGA memeriksa ramp/Integritas data PRBS selama satu menit. Register IP RX JESD204C Intel FPGA rx_err disurvei terus menerus untuk nilai nol selama satu menit.
Gambar di bawah menunjukkan pengaturan pengujian konseptual untuk pemeriksaan integritas data.

Gambar 3. Pemeriksaan Integritas Data Menggunakan Ramp/PRBS15 Pemeriksa

Tabel 3. Kasus Uji Lapisan Transportasi

Kasus Uji	Tujuan	Keterangan	Kriteria Kelulusan
TL.1	Periksa pemetaan lapisan transport saluran data menggunakan ramp pola tes.	Data_mode diatur ke Ramp_mode. Sinyal berikut dibaca melalui register: crc_err dibaca dari rx_err_status (0x60[14]).  jrx_patchk_data_error dibaca dari register tst_err0.	crc_err harus rendah agar bisa lulus. jrx_patchk_data_error seharusnya rendah.
TL.2	Periksa pemetaan lapisan transport saluran data menggunakan pola uji PRBS15.	Data_mode disetel ke prbs_mode. Nilai-nilai berikut dibaca dari register: crc_err dibaca dari rx_err_status (0x60[14]). jrx_patchk_data_error dibaca dari register tst_err0.	crc_err harus rendah agar bisa lulus. jrx_patchk_data_error seharusnya rendah.

Konfigurasi IP dan ADC Intel FPGA JESD204C
Parameter IP Intel FPGA JESD204C (L, M, dan F) dalam checkout perangkat keras ini secara asli didukung oleh perangkat AD9081. Kecepatan data transceiver, sampjam ling, dan parameter JESD204C lainnya sesuai dengan kondisi pengoperasian AD908D1.
Pengujian checkout perangkat keras mengimplementasikan IP FPGA Intel JESD204C dengan konfigurasi parameter berikut.

Pengaturan global untuk semua konfigurasi:

• E = 1
• CF = 0
• CS = 0
• Subkelas = 1
• FCLK_MULP = 1
• LEBAR_MULP = 8
• SH_CONFIG = CRC-12
• Jam Manajemen FPGA (MHz) = 100

Hasil Uji Coba
Tabel berikut berisi kemungkinan hasil dan definisinya.

Tabel 4. Definisi Hasil

Hasil	Definisi
LULUS	Device Under Test (DUT) diamati menunjukkan perilaku yang sesuai.
LULUS dengan komentar	DUT diamati menunjukkan perilaku konforman. Namun, penjelasan tambahan mengenai situasi tersebut disertakan (misample: karena keterbatasan waktu, hanya sebagian pengujian yang dilakukan).

Hasil	Definisi
GAGAL	DUT terlihat menunjukkan perilaku non-konforman.
Peringatan	DUT tersebut terpantau menunjukkan perilaku yang tidak direkomendasikan.
Lihat komentar	Dari pengamatan yang dilakukan tidak dapat ditentukan lulus atau gagalnya. Penjelasan tambahan mengenai situasi ini disertakan.

Tabel berikut menunjukkan hasil uji kasus SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, dan TL.2 dengan nilai masing-masing L, M, F, data rate, Sampjam ling, jam tautan, dan frekuensi SYSREF.

Tabel 5. Hasil Uji Kasus SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, dan TL.2

TIDAK.	L	M	F	S	HD	E	N	NP	ADC Sampling Jam (MHz)	Jam Perangkat FPGA (MHz)	Bahasa Indonesia: FPGA Jam Bingkai (MHz)	Bahasa Indonesia: FPGA Tautan Jam (MHz)	Tarif Jalur (Gbps)	Hasil
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Lulus

Komentar Hasil Tes
Dalam setiap kasus pengujian, IP Intel FPGA RX JESD204C berhasil menetapkan penyelarasan header sinkronisasi, penyelarasan multiblok yang diperluas, dan hingga fase data pengguna.
Tidak ada masalah integritas data yang diamati oleh Ramp dan pemeriksa PRBS untuk konfigurasi JESD yang mencakup semua jalur fisik, juga tidak ada pemeriksaan redundansi siklik (CRC) dan kesalahan paritas perintah yang diamati.
Selama siklus daya tertentu, kesalahan jalur deskew mungkin muncul pada konfigurasi parameter. Untuk menghindari kesalahan ini, nilai offset LEMC harus diprogram atau Anda dapat mengotomatiskannya dengan prosedur sapuan kalibrasi. Untuk informasi selengkapnya tentang nilai hukum offset LEMC, lihat Mekanisme Penyetelan RBD di Panduan Pengguna IP F-tile JESD204C.

Informasi Terkait
Mekanisme Penyetelan RBD

Ringkasan
Laporan ini menunjukkan validasi antarmuka listrik Intel FPGA IP JESD204C dan PHY dengan perangkat AD9081/9082 (R2 Silicon) hingga 24.75 Gbps untuk ADC. Konfigurasi lengkap dan pengaturan perangkat keras terbukti memberikan kepercayaan pada interoperabilitas dan kinerja kedua perangkat.

Riwayat Revisi Dokumen untuk AN 927: JESD204C Intel FPGA IP dan ADI AD9081 MxFE* Laporan Interoperabilitas ADC untuk Perangkat Intel Agilex F-Tile

Versi Dokumen	Perubahan
2022.04.25	Rilis awal.

AN 876: Laporan Interoperabilitas ADC Intel® FPGA IP dan ADI AD204 MxFE* JESD9081C untuk Perangkat Intel® Agilex® F-Tile

Dokumen / Sumber Daya

intel JESD204C Intel FPGA IP dan Laporan Interoperabilitas ADI AD9081 MxFE ADC [Bahasa Indonesia:] Panduan Pengguna Laporan Interoperabilitas ADC Intel FPGA JESD204C dan ADI AD9081 MxFE, Laporan Interoperabilitas ADC JESD204C, Intel FPGA IP dan ADI AD9081 MxFE ADC

Referensi

• Panduan Pengguna