JESD204C Intel FPGA IP и ADI AD9081 MxFE ADC Отчет о совместимости
Информация о продукте
В руководстве пользователя упоминается продукт JESD204C Intel FPGA IP. Это аппаратный компонент, который используется вместе с демонстрационной платой Intel Agilex I-Series F-Tile и ADI AD9081-FMCA-EBZ EVM. IP создается в дуплексном режиме, но используется только путь получателя. Он генерирует тактовую частоту канала 375 МГц и тактовую частоту кадра 375 МГц. Аппаратная установка для теста совместимости АЦП показана на рисунке 1. IP требует, чтобы SYSREF был предоставлен генератором тактовых импульсов, который является источником тактовых импульсов IP-устройства JESD204C Intel FPGA.
Инструкции по применению продукта
Настройка оборудования
Чтобы настроить оборудование для использования JESD204C Intel FPGA IP, выполните следующие действия:
- Подключите ADI AD9081-FMCA-EBZ EVM к разъему FMC+ демонстрационной платы Intel Agilex I-Series F-Tile.
- Убедитесь, что сигнал SYSREF подается генератором тактовых импульсов, который формирует тактовую частоту IP-устройства JESD204C Intel FPGA.
Описание системы
Диаграмма уровня системы показывает, как в этой конструкции соединяются разные модули. Он включает в себя демонстрационную плату Intel Agilex-I F-tile, устройство Intel Agilex F-tile, RTL верхнего уровня, систему проектирования платформ, генератор шаблонов, средство проверки шаблонов, дуплексное IP-ядро F-Tile JESD204C, а также различные часы и интерфейсы.
Методология взаимодействия
Канальный уровень приемника
Эта область тестирования охватывает тестовые сценарии для выравнивания заголовка синхронизации (SHA) и расширенного многоблочного выравнивания (EMBA). JESD204C Intel FPGA IP считывает регистры канального уровня во время теста и записывает их в журнал. files и проверяет их на предмет передачи критериев через сценарии TCL.
JESD204C Отчет о совместимости АЦП Intel® FPGA IP и ADI AD9081 MxFE* для устройств Intel® Agilex™ F-tile
JESD204C Intel® FPGA IP — это интеллектуальная собственность (IP) высокоскоростного последовательного интерфейса «точка-точка».
JESD204C Intel FPGA IP был протестирован аппаратно с несколькими избранными аналого-цифровыми преобразователями (АЦП), совместимыми с JESD204C.
В этом отчете подчеркивается совместимость JESD204C Intel FPGA IP с оценочным модулем (EVM) смешанных сигналов AD9081 (MxFE*) от Analog Devices Inc. (ADI). В следующих разделах описывается методология проверки оборудования и результаты испытаний.
Сопутствующая информация
Руководство пользователя F-tile JESD204C Intel FPGA IP
Требования к оборудованию и программному обеспечению
Для проверки совместимости требуются следующие аппаратные и программные средства: Аппаратное обеспечение
- Демонстрационная плата Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) с адаптером питания 12 В
- Analog Devices (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
- Оценочная плата Skywork Si5345-D (Si5345-D-EVB)
- Мужчина SMA на мужчину SMP
- Кабель SMP «папа» — SMP
Программное обеспечение
- Программное обеспечение Intel Quartus® Prime Pro Edition версии 21.4
- AD9081_API версии 1.1.0 или новее (приложение Linux, необходимое для настройки AD9081 EVM)
Сопутствующая информация
- Руководство пользователя по разработке системы AD9081/AD9082
- Руководство пользователя оценочной платы Skyworks Si5345-D
Настройка оборудования
IP JESD204C Intel FPGA создается в дуплексном режиме, но используется только путь получателя. Для FCLK_MULP = 1, WIDTH_MULP = 8, S = 1 базовая PLL генерирует тактовую частоту канала 375 МГц и тактовую частоту кадра 375 МГц.
Демонстрационная плата Intel Agilex I-Series F-Tile используется с ADI AD9081-FMCA-EBZ EVM, подключенным к разъему FMC+ платы разработки. Настройка оборудования для теста совместимости АЦП показана на рисунке «Настройка оборудования». • AD9081-FMCA-EBZ EVM получает питание от демонстрационной платы Intel Agilex I-Series F-Tile через разъем FMC+.
- Приемопередатчик F-tile и эталонные тактовые частоты Intel FPGA IP core PLL JESD204C поставляются Si5345-D-EVB через кабель SMA-SMP. Установите для MUX_DIP_SW0 высокий уровень на демонстрационной плате Agilex-I F-Tile, чтобы гарантировать, что U22 принимает CLKIN1, подключенный к кабелю SMP.
- Si5345-D-EVB обеспечивает опорную тактовую частоту для программируемого тактового генератора HMC7044, присутствующего в AD9081 EVM, через кабель SMP-SMP.
- Тактовый сигнал управления для IP-ядра Intel FPGA JESD204C обеспечивается программируемым тактовым генератором Silicon Labs Si5332, который присутствует в демонстрационной плате Intel Agilex I-Series F-tile.
- Программируемый тактовый генератор HMC7044 обеспечивает опорную тактовую частоту устройства AD9081. Система фазовой автоподстройки частоты (ФАПЧ), присутствующая в устройстве AD9081, генерирует нужные значения АЦП.ampling часы из эталонных часов устройства.
- Для подкласса 1 тактовый генератор HMC7044 генерирует сигнал SYSREF для устройства AD9081 и для JESD204C Intel FPGA IP через разъем FMC+.
Нетte: Intel рекомендует, чтобы SYSREF предоставлялся тактовым генератором, который формирует тактовую частоту IP-устройства Intel FPGA JESD204C.
Описание системы
На следующей диаграмме системного уровня показано, как различные модули связаны в этой конструкции.
Рисунок 2. Системная диаграмма 
Примечания:
- M – количество преобразователей.
- S — количество переданных sampфайлов на конвертер на кадр.
- WIDTH_MULP — это множитель ширины данных между уровнем приложения и транспортным уровнем.
- N — количество битов преобразования на преобразователь.
- CS — количество управляющих битов на одно преобразование.ampлес.
В этой установке, напримерample L = 8, M = 4 и F = 1 скорость передачи данных приемопередающих линий составляет 24.75 Гбит/с.
Si5332 OUT1 генерирует тактовую частоту 100 МГц для mgmt_clk. Si5345-D-EVB генерирует две тактовые частоты: 375 МГц и 100 МГц. Частота 375 МГц подается на встроенный мультиплексор демонстрационной платы Intel Agilex I-Series F-tile через порт J19 SMA. Выходная тактовая частота встроенного мультиплексора управляет опорной тактовой частотой приемопередатчика F-tile (refclk_xcvr) и эталонной тактовой частотой PLL ядра IP-ядра JESD204C Intel FPGA (refclk_core). 100 МГц от Si5345-D-EVB подключен к программируемому тактовому генератору HMC7044, присутствующему в AD9081 EVM в качестве тактового входа.
(EXT_HMCREF).
HCM7044 генерирует периодический сигнал SYSREF частотой 11.71875 МГц через разъем FMC.
IP JESD204C Intel FPGA создается в дуплексном режиме, но используется только путь получателя.
Методология взаимодействия
В следующем разделе описаны цели, процедура и критерии прохождения теста. Тест охватывает следующие области:
- Канальный уровень приемника
- Транспортный уровень приемника
Канальный уровень приемника
Эта область тестирования охватывает тестовые примеры для выравнивания заголовков синхронизации (SHA) и расширенного многоблочного выравнивания (EMBA).
При запуске канала после сброса приемника JESD204C Intel FPGA IP начинает искать поток заголовков синхронизации, который передается устройством. Следующие регистры с канального уровня считываются во время теста, записываются в журнал files и проверены на передачу критериев через скрипты TCL.
Сопутствующая информация
Руководство пользователя F-tile JESD204C Intel FPGA IP
Выравнивание заголовка синхронизации (SHA)
Таблица 1. Тестовые случаи выравнивания заголовка синхронизации
| Тестовый случай | Цель | Описание | Критерии прохождения |
| ША.1 | Проверьте, установлена ли блокировка заголовка синхронизации после завершения последовательности сброса. | Из регистров считываются следующие сигналы:
|
|
| ША.2 | Проверьте состояние блокировки заголовка синхронизации после достижения блокировки заголовка синхронизации (или на этапе расширенного многоблочного выравнивания) и стабилизируйте его. | invalid_sync_header считывается для состояния блокировки заголовка синхронизации из регистра (0x60[8]). | Статус invalid_sync_header должен быть равен 0. |
Расширенное многоблочное выравнивание (EMBA)
Таблица 2. Тестовые примеры расширенного многоблочного выравнивания
| Тестовый случай | Цель | Описание | Критерии прохождения | |||||
| ЕМВА.1 | Проверьте, установлена ли расширенная многоблочная блокировка только после утверждения блокировки заголовка синхронизации. | Через регистры считываются следующие сигналы: |
|
|||||
| Тестовый случай | Цель | Описание | Критерии прохождения | |||||
|
||||||||
| ЕМВА.2 | Проверьте, стабильно ли состояние расширенной многоблочной блокировки (после расширенной многоблочной блокировки или до освобождения эластичного буфера), а также нет ли недействительного мультиблока. | valid_eomb_eoemb считывается из регистра rx_err_status (0x60[10:9]). | valid_eomb_eoemb должно быть «00». | |||||
| ЕМВА.3 | Проверьте выравнивание полосы движения. | Из регистров считываются следующие значения:
|
|
|||||
Транспортный уровень приемника (TL)
Для проверки целостности данных потока данных полезной нагрузки через приемник (RX) JESD204C Intel FPGA IP и транспортный уровень ADC настроен на ramp/PRBS тестовый шаблон. АЦП также настроен на работу с той же конфигурацией, что и в JESD204C Intel FPGA IP. рamp/PRBS Checker в структуре FPGA проверяет ramp/PRBS целостность данных в течение одной минуты. IP-регистр RX JESD204C Intel FPGA rx_err непрерывно опрашивается на предмет нулевого значения в течение одной минуты.
На рисунке ниже показана концептуальная тестовая установка для проверки целостности данных.
Рис. 3. Проверка целостности данных с помощью Ramp/PRBS15 Проверка
Таблица 3. Тестовые примеры транспортного уровня
| Тестовый случай | Цель | Описание | Критерии прохождения |
| ТЛ.1 | Проверьте сопоставление транспортного уровня канала данных с помощью ramp тестовый образец. | Data_mode установлен на Ramp_режим.
Через регистры считываются следующие сигналы:
|
|
| ТЛ.2 | Проверьте сопоставление транспортного уровня канала данных с помощью тестового шаблона PRBS15. | Data_mode имеет значение prbs_mode.
Из регистров считываются следующие значения:
|
|
JESD204C Intel FPGA IP и конфигурации АЦП
Параметры IP JESD204C Intel FPGA (L, M и F) в этой проверке оборудования изначально поддерживаются устройством AD9081. Скорость передачи данных приемопередатчика, сampчасы и другие параметры JESD204C соответствуют условиям эксплуатации AD908D1.
Тестирование аппаратного обеспечения реализует JESD204C Intel FPGA IP со следующей конфигурацией параметров.
Глобальная настройка для всей конфигурации:
- Е = 1
- КФ = 0
- КС = 0
- Подкласс = 1
- ФКЛК_МУЛП = 1
- ШИРИНА_MULP = 8
- SH_CONFIG = CRC-12
- Тактовая частота управления FPGA (МГц) = 100
Результаты теста
Следующая таблица содержит возможные результаты и их определение.
Таблица 4. Определение результатов
| Результат | Определение |
| ПРОХОДИТЬ | Было замечено, что тестируемое устройство (DUT) демонстрирует соответствующее поведение. |
| ПРОЙДИТЕ с комментариями | Было замечено, что тестируемое устройство демонстрирует соответствующее поведение. Однако включено дополнительное объяснение ситуации (например,ample: из-за ограничений по времени была проведена только часть тестирования). |
| Результат | Определение |
| НЕУДАЧА | Было замечено, что тестируемое устройство демонстрирует несоответствующее поведение. |
| Предупреждение | Было замечено, что тестируемое устройство продемонстрировало нерекомендуемое поведение. |
| Обратитесь к комментариям | Из наблюдений нельзя было определить действительный успех или отказ. Прилагается дополнительное объяснение ситуации. |
В следующей таблице показаны результаты тестов SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 и TL.2 с соответствующими значениями L, M, F, скорости передачи данных, сampling clock, link clock и частоты SYSREF.
Таблица 5. Результат для тестовых случаев SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 и TL.2
| Нет. | L | M | F | S | HD | E | N | NP | АЦП
Sampдлинная тактовая частота (МГц) |
Тактовая частота устройства FPGA (МГц) | ПЛИС
Частота кадров (МГц) |
ПЛИС
Тактовая частота канала (МГц) |
Скорость линии (Гбит/с) | Результат |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | Проходить |
Комментарии к результатам теста
В каждом тестовом случае RX JESD204C Intel FPGA IP успешно устанавливает выравнивание заголовка синхронизации, расширенное многоблочное выравнивание и до фазы пользовательских данных.
R не наблюдает проблем с целостностью данных.amp и проверки PRBS для конфигураций JESD, охватывающих все физические дорожки, также не наблюдается проверки циклическим избыточным кодом (CRC) и ошибок четности команд.
Во время определенных циклов питания может появиться ошибка выравнивания полосы движения с конфигурациями параметров. Чтобы избежать этой ошибки, значения смещения LEMC должны быть запрограммированы или вы можете автоматизировать это с помощью процедуры калибровочного развертки. Для получения дополнительной информации о допустимых значениях смещения LEMC см. Механизм настройки RBD в Руководстве пользователя F-tile JESD204C IP.
Сопутствующая информация
Механизм настройки RBD
Краткое содержание
В этом отчете показана проверка электрического интерфейса JESD204C Intel FPGA IP и PHY с устройством AD9081/9082 (R2 Silicon) до 24.75 Гбит/с для ADC. Показана полная конфигурация и настройка оборудования, чтобы обеспечить уверенность в совместимости и производительности двух устройств.
История изменений документа для AN 927: JESD204C Intel FPGA IP и ADI AD9081 MxFE* Отчет о совместимости АЦП для устройств Intel Agilex F-Tile
| Версия документа | Изменения |
| 2022.04.25 | Первоначальный выпуск. |
AN 876: JESD204C Intel® FPGA IP и ADI AD9081 MxFE* Отчет о совместимости АЦП для устройств Intel® Agilex® F-Tile
Документы/Ресурсы
 |
Intel JESD204C IP FPGA Intel и ADI AD9081 MxFE ADC Interoperability Report [pdf] Руководство пользователя JESD204C Intel FPGA IP и ADI AD9081 MxFE ADC Interoperability Report, JESD204C, Intel FPGA IP и ADI AD9081 MxFE ADC Interoperability Report Interoperability Report |