JESD204C Intel FPGA IP અને ADI AD9081 MxFE ADC ઇન્ટરઓપરેબિલિટી રિપોર્ટ

ઉત્પાદન માહિતી

વપરાશકર્તા માર્ગદર્શિકામાં ઉલ્લેખિત ઉત્પાદન JESD204C Intel FPGA IP છે. તે એક હાર્ડવેર ઘટક છે જેનો ઉપયોગ Intel Agilex I-Series F-Tile Demo Board અને ADI AD9081-FMCA-EBZ EVM સાથે જોડાણમાં થાય છે. IP ને ડુપ્લેક્સ મોડમાં ઇન્સ્ટન્ટ કરવામાં આવે છે પરંતુ માત્ર રીસીવર પાથનો ઉપયોગ કરવામાં આવે છે. તે 375 MHz લિંક ઘડિયાળ અને 375 MHz ફ્રેમ ઘડિયાળ જનરેટ કરે છે. ADC ઇન્ટરઓપરેબિલિટી ટેસ્ટ માટેનું હાર્ડવેર સેટઅપ આકૃતિ 1 માં બતાવવામાં આવ્યું છે. IP માટે SYSREF ઘડિયાળ જનરેટર દ્વારા પ્રદાન કરવાની જરૂર છે જે JESD204C Intel FPGA IP ઉપકરણ ઘડિયાળનો સ્ત્રોત કરે છે.

ઉત્પાદન વપરાશ સૂચનાઓ

હાર્ડવેર સેટઅપ
JESD204C Intel FPGA IP નો ઉપયોગ કરવા માટે હાર્ડવેર સેટ કરવા માટે, આ પગલાં અનુસરો:

1. ADI AD9081-FMCA-EBZ EVM ને Intel Agilex I-Series F-Tile Demo Board ના FMC+ કનેક્ટર સાથે કનેક્ટ કરો.
2. ખાતરી કરો કે SYSREF સિગ્નલ ઘડિયાળ જનરેટર દ્વારા પ્રદાન કરવામાં આવે છે જે JESD204C Intel FPGA IP ઉપકરણ ઘડિયાળને સ્ત્રોત કરે છે.

સિસ્ટમ વર્ણન
સિસ્ટમ-લેવલ ડાયાગ્રામ બતાવે છે કે આ ડિઝાઇનમાં વિવિધ મોડ્યુલો કેવી રીતે જોડાયેલા છે. તેમાં ઇન્ટેલ એજીલેક્સ-આઇ એફ-ટાઇલ ડેમો બોર્ડ, ઇન્ટેલ એજીલેક્સ એફ-ટાઇલ ડિવાઇસ, ટોપ-લેવલ આરટીએલ, પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ, પેટર્ન જનરેટર, પેટર્ન તપાસનાર, એફ-ટાઇલ JESD204C ડુપ્લેક્સ આઇપી કોર અને વિવિધ ઘડિયાળો અને ઇન્ટરફેસનો સમાવેશ થાય છે.

ઇન્ટરઓપરેબિલિટી મેથડોલોજી
રીસીવર ડેટા લિંક લેયર
આ પરીક્ષણ ક્ષેત્ર સમન્વયન હેડર ગોઠવણી (SHA) અને વિસ્તૃત મલ્ટિબ્લોક સંરેખણ (EMBA) માટેના પરીક્ષણ કેસોને આવરી લે છે. JESD204C Intel FPGA IP ટેસ્ટ દરમિયાન ડેટા લિન્ક લેયરમાંથી રજિસ્ટર વાંચે છે, તેને લોગમાં લખે છે files, અને TCL સ્ક્રિપ્ટ્સ દ્વારા માપદંડ પસાર કરવા માટે તેમને ચકાસે છે.

JESD204C Intel® FPGA IP અને ADI AD9081 MxFE* Intel® Agilex™ F-ટાઇલ ઉપકરણો માટે ADC ઇન્ટરઓપરેબિલિટી રિપોર્ટ

JESD204C Intel® FPGA IP એ હાઇ-સ્પીડ પોઇન્ટ-ટુ-પોઇન્ટ સીરીયલ ઇન્ટરફેસ ઇન્ટેલેક્ચ્યુઅલ પ્રોપર્ટી (IP) છે.
JESD204C Intel FPGA IP ને કેટલાક પસંદ કરેલા JESD204C સુસંગત એનાલોગ-ટુ-ડિજિટલ કન્વર્ટર (ADC) ઉપકરણો સાથે હાર્ડવેર-પરીક્ષણ કરવામાં આવ્યું છે.
આ રિપોર્ટ એનાલોગ ડિવાઇસીસ ઇન્ક. (ADI) ના AD204 મિક્સ્ડ સિગ્નલ ફ્રન્ટ એન્ડ (MxFE*) મૂલ્યાંકન મોડ્યુલ (EVM) સાથે JESD9081C Intel FPGA IP ની ઇન્ટરઓપરેબિલિટીને હાઇલાઇટ કરે છે. નીચેના વિભાગો હાર્ડવેર ચેકઆઉટ પદ્ધતિ અને પરીક્ષણ પરિણામોનું વર્ણન કરે છે.

સંબંધિત માહિતી
એફ-ટાઇલ JESD204C ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા

હાર્ડવેર અને સોફ્ટવેર જરૂરીયાતો
ઇન્ટરઓપરેબિલિટી ટેસ્ટ માટે નીચેના હાર્ડવેર અને સોફ્ટવેર ટૂલ્સની જરૂર છે: હાર્ડવેર

• 027V પાવર એડેપ્ટર સાથે Intel Agilex™ I-Series F-ટાઇલ ડેમો બોર્ડ (AGIB29R1A2E0VR12)
• એનાલોગ ઉપકરણો (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• સ્કાયવર્ક Si5345-D મૂલ્યાંકન બોર્ડ (Si5345-D-EVB)
• SMA પુરૂષથી SMP પુરૂષ
• SMP પુરૂષ થી SMP કેબલ

સોફ્ટવેર

• Intel Quartus® Prime Pro Edition સોફ્ટવેર વર્ઝન 21.4
• AD9081_API સંસ્કરણ 1.1.0 અથવા નવું (Linux એપ્લિકેશન, AD9081 EVM ગોઠવણી માટે જરૂરી)

સંબંધિત માહિતી

• AD9081/AD9082 સિસ્ટમ ડેવલપમેન્ટ વપરાશકર્તા માર્ગદર્શિકા
• Skyworks Si5345-D મૂલ્યાંકન બોર્ડ વપરાશકર્તા માર્ગદર્શિકા

હાર્ડવેર સેટઅપ
JESD204C Intel FPGA IP ડુપ્લેક્સ મોડમાં ઇન્સ્ટન્ટ કરવામાં આવે છે પરંતુ માત્ર રીસીવર પાથનો ઉપયોગ થાય છે. FCLK_MULP =1, WIDTH_MULP = 8, S = 1 માટે, કોર PLL 375 MHz લિંક ઘડિયાળ અને 375 MHz ફ્રેમ ઘડિયાળ જનરેટ કરે છે.
Intel Agilex I-Series F-Tile Demo Board નો ઉપયોગ ADI AD9081-FMCA-EBZ EVM સાથે વિકાસ બોર્ડના FMC+ કનેક્ટર સાથે થાય છે. ADC ઇન્ટરઓપરેબિલિટી ટેસ્ટ માટેનું હાર્ડવેર સેટઅપ હાર્ડવેર સેટઅપ આકૃતિમાં બતાવવામાં આવ્યું છે.- • AD9081-FMCA-EBZ EVM FMC+ કનેક્ટર દ્વારા Intel Agilex I-Series F-Tile ડેમો બોર્ડમાંથી પાવર મેળવે છે.

• F-ટાઇલ ટ્રાન્સસીવર અને JESD204C Intel FPGA IP કોર PLL સંદર્ભ ઘડિયાળો Si5345-D-EVB દ્વારા SMA થી SMP કેબલ દ્વારા પૂરી પાડવામાં આવે છે. Agilex-I F-Tile ડેમો બોર્ડ પર MUX_DIP_SW0 ને ઉચ્ચ પર સેટ કરો જેથી ખાતરી થાય કે U22 CLKIN1 લઈ રહ્યું છે જે SMP કેબલ સાથે જોડાયેલ છે.
• Si5345-D-EVB SMP થી SMP કેબલ દ્વારા AD7044 EVM માં હાજર HMC9081 પ્રોગ્રામેબલ ઘડિયાળ જનરેટરને સંદર્ભ ઘડિયાળ પ્રદાન કરે છે.
• JESD204C Intel FPGA IP કોર માટેની મેનેજમેન્ટ ઘડિયાળ સિલિકોન લેબ્સ Si5332 પ્રોગ્રામેબલ ઘડિયાળ જનરેટર દ્વારા પૂરી પાડવામાં આવે છે જે Intel Agilex I-Series F-ટાઈલ ડેમો બોર્ડમાં હાજર છે.
• HMC7044 પ્રોગ્રામેબલ ઘડિયાળ જનરેટર AD9081 ઉપકરણ સંદર્ભ ઘડિયાળ પ્રદાન કરે છે. AD9081 ઉપકરણમાં હાજર ફેઝ-લોક્ડ લૂપ (PLL) ઇચ્છિત ADC જનરેટ કરે છે.ampઉપકરણ સંદર્ભ ઘડિયાળમાંથી ling ઘડિયાળ.
• સબક્લાસ 1 માટે, HMC7044 ઘડિયાળ જનરેટર AD9081 ઉપકરણ માટે અને FMC+ કનેક્ટર દ્વારા JESD204C Intel FPGA IP માટે SYSREF સિગ્નલ જનરેટ કરે છે.

નાte: Intel ભલામણ કરે છે કે SYSREF ઘડિયાળ જનરેટર દ્વારા પ્રદાન કરવામાં આવે જે JESD204C Intel FPGA IP ઉપકરણ ઘડિયાળને સ્ત્રોત કરે છે.

સિસ્ટમ વર્ણન

નીચેનો સિસ્ટમ-લેવલ ડાયાગ્રામ બતાવે છે કે આ ડિઝાઇનમાં વિવિધ મોડ્યુલો કેવી રીતે જોડાયેલા છે.

આકૃતિ 2. સિસ્ટમ ડાયાગ્રામ

નોંધો:

1. M એ કન્વર્ટરની સંખ્યા છે.
2. S એ પ્રસારિત s ની સંખ્યા છેampફ્રેમ દીઠ કન્વર્ટર દીઠ લેસ.
3. WIDTH_MULP એ એપ્લિકેશન લેયર અને ટ્રાન્સપોર્ટ લેયર વચ્ચેનો ડેટા પહોળાઈ ગુણક છે.
4. N એ કન્વર્ટર દીઠ કન્વર્ઝન બિટ્સની સંખ્યા છે.
5. CS એ રૂપાંતરણ s દીઠ નિયંત્રણ બિટ્સની સંખ્યા છેampલેસ

આ સેટઅપમાં, ભૂતપૂર્વ માટેample L = 8, M = 4, અને F = 1, ટ્રાન્સસીવર લેનનો ડેટા દર 24.75 Gbps છે.
Si5332 OUT1 mgmt_clk માટે 100 MHz ઘડિયાળ જનરેટ કરે છે. Si5345-D-EVB બે ઘડિયાળ ફ્રીક્વન્સીઝ જનરેટ કરે છે, 375 MHz અને 100 MHz. 375 MHz એ J19 SMA પોર્ટ દ્વારા Intel Agilex I-Series F-ટાઈલ ડેમો બોર્ડમાં એમ્બેડેડ મલ્ટિપ્લેક્સરને સપ્લાય કરવામાં આવે છે. એમ્બેડેડ મલ્ટિપ્લેક્સરની આઉટપુટ ઘડિયાળ F-ટાઈલ ટ્રાન્સસીવર સંદર્ભ ઘડિયાળ (refclk_xcvr) અને JESD204C Intel FPGA IP કોર PLL સંદર્ભ ઘડિયાળ (refclk_core) ચલાવે છે. Si100-D-EVB માંથી 5345 MHz એ ઘડિયાળના ઇનપુટ તરીકે AD7044 EVM માં હાજર HMC9081 પ્રોગ્રામેબલ ઘડિયાળ જનરેટર સાથે જોડાયેલ છે.
(EXT_HMCREF).

HCM7044 FMC કનેક્ટર દ્વારા 11.71875 MHz નો સામયિક SYSREF સિગ્નલ જનરેટ કરે છે.
JESD204C Intel FPGA IP ડુપ્લેક્સ મોડમાં ઇન્સ્ટન્ટ કરવામાં આવે છે પરંતુ માત્ર રીસીવર પાથનો ઉપયોગ થાય છે.

ઇન્ટરઓપરેબિલિટી મેથડોલોજી
નીચેનો વિભાગ પરીક્ષણના ઉદ્દેશ્યો, પ્રક્રિયા અને પાસ થવાના માપદંડોનું વર્ણન કરે છે. પરીક્ષણ નીચેના ક્ષેત્રોને આવરી લે છે:

• રીસીવર ડેટા લિંક સ્તર
• રીસીવર પરિવહન સ્તર

રીસીવર ડેટા લિંક લેયર
આ પરીક્ષણ ક્ષેત્ર સમન્વયન હેડર ગોઠવણી (SHA) અને વિસ્તૃત મલ્ટિબ્લોક સંરેખણ (EMBA) માટેના પરીક્ષણ કેસોને આવરી લે છે.
લિંક સ્ટાર્ટ અપ પર, રીસીવર રીસેટ કર્યા પછી, JESD204C Intel FPGA IP ઉપકરણ દ્વારા પ્રસારિત થયેલ સમન્વયન હેડર સ્ટ્રીમને શોધવાનું શરૂ કરે છે. ડેટા લિન્ક લેયરમાંથી નીચેના રજિસ્ટર લોગમાં લખેલા ટેસ્ટ દરમિયાન વાંચવામાં આવે છે files, અને TCL સ્ક્રિપ્ટ્સ દ્વારા માપદંડ પસાર કરવા માટે ચકાસાયેલ છે.

સંબંધિત માહિતી
એફ-ટાઇલ JESD204C ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા

સિંક હેડર સંરેખણ (SHA)
કોષ્ટક 1. હેડર સંરેખણ પરીક્ષણ કેસોને સમન્વયિત કરો

ટેસ્ટ કેસ	ઉદ્દેશ્ય	વર્ણન	પાસ થવાના માપદંડ
એસએચએ.૧	તપાસો કે રીસેટ ક્રમ પૂર્ણ થયા પછી સમન્વયન હેડર લૉકની ખાતરી કરવામાં આવી છે.	નીચેના સંકેતો રજિસ્ટરમાંથી વાંચવામાં આવે છે: CDR_Lock એ rx_status3 (0x8C) રજિસ્ટરમાંથી વાંચવામાં આવે છે. SH_Locked ને rx_status4 (0x90) રજિસ્ટરમાંથી વાંચવામાં આવે છે. jrx_sh_err_status rx_err_status (0x60) રજિસ્ટરમાંથી વાંચવામાં આવે છે.	CDR_Lock અને SH_LOCK લેનની સંખ્યાને અનુરૂપ ઉચ્ચ હોવા જોઈએ. jrx_sh_err_status હોવું જોઈએ  jrx_sh_err_status માંના બીટ ફીલ્ડ sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err અને cdr_lock_err માટે તપાસે છે.
એસએચએ.૧	સમન્વયન હેડર લૉક (અથવા વિસ્તૃત મલ્ટિ-બ્લોક સંરેખણ તબક્કા દરમિયાન) અને સ્થિર થયા પછી સિંક હેડર લૉક સ્થિતિ તપાસો.	invalid_sync_header રજિસ્ટર (0x60[8]) માંથી સિંક હેડર લૉક સ્થિતિ માટે વાંચવામાં આવે છે.	invalid_sync_header સ્થિતિ 0 હોવી જોઈએ.

વિસ્તૃત મલ્ટિબ્લોક સંરેખણ (EMBA)

કોષ્ટક 2. વિસ્તૃત મલ્ટિબ્લોક સંરેખણ પરીક્ષણ કેસો

ટેસ્ટ કેસ		ઉદ્દેશ્ય		વર્ણન		પાસ થવાના માપદંડ
ઇએમબીએ.૧		તપાસો કે શું વિસ્તૃત મલ્ટિબ્લોક લોક સમન્વય હેડર લોકના નિવેદન પછી જ ભારપૂર્વક છે.		નીચેના સંકેતો રજિસ્ટર દ્વારા વાંચવામાં આવે છે:		EMB_Locked_1 મૂલ્ય દરેક લેનને અનુરૂપ 1 જેટલું હોવું જોઈએ. EMB_Lock_err 0 હોવો જોઈએ.
	ટેસ્ટ કેસ		ઉદ્દેશ્ય		વર્ણન		પાસ થવાના માપદંડ
					EMB_Locked_1 એ rx_status5 (0x94) રજિસ્ટરમાંથી વાંચવામાં આવે છે. EMB_Lock_err એ rx_err_status (0x60[19]) રજિસ્ટરમાંથી વાંચવામાં આવે છે.
	ઇએમબીએ.૧		કોઈ અમાન્ય મલ્ટિબ્લોક સાથે વિસ્તૃત મલ્ટિબ્લોક લૉક સ્થિતિ સ્થિર છે કે કેમ તે તપાસો (વિસ્તૃત મલ્ટિબ્લોક લૉક પછી અથવા સ્થિતિસ્થાપક બફર રિલીઝ ન થાય ત્યાં સુધી).		invalid_eomb_eoemb ને rx_err_status (0x60[10:9]) રજિસ્ટરમાંથી વાંચવામાં આવે છે.		invalid_eomb_eoemb "00" હોવો જોઈએ.
	ઇએમબીએ.૧		લેન ગોઠવણી તપાસો.		નીચેના મૂલ્યો રજિસ્ટરમાંથી વાંચવામાં આવે છે: elastic_buf_over_flow એ rx_err_status (0x60[20]) રજિસ્ટરમાંથી વાંચવામાં આવે છે. elastic_buf_full એ rx_status6 (0x98) રજિસ્ટરમાંથી વાંચવામાં આવે છે.		સ્થિતિસ્થાપક_બફ_ઓવર_ફ્લો 0 હોવો જોઈએ. સ્થિતિસ્થાપક_બફ_પૂર્ણ મૂલ્ય દરેક લેનને અનુરૂપ 1 જેટલું હોવું જોઈએ.

રીસીવર ટ્રાન્સપોર્ટ લેયર (TL)
રીસીવર (RX) JESD204C Intel FPGA IP અને ટ્રાન્સપોર્ટ લેયર દ્વારા પેલોડ ડેટા સ્ટ્રીમની ડેટા અખંડિતતા ચકાસવા માટે, ADC ને r પર ગોઠવેલ છે.amp/PRBS ટેસ્ટ પેટર્ન. ADC પણ JESD204C Intel FPGA IP માં સેટ કરેલ સમાન રૂપરેખાંકન સાથે કામ કરવા માટે સુયોજિત છે. આ આરamp/એફપીજીએ ફેબ્રિકમાં પીઆરબીએસ ચેકર આરને તપાસે છેamp/પીઆરબીએસ ડેટા અખંડિતતા એક મિનિટ માટે. RX JESD204C Intel FPGA IP રજિસ્ટર rx_err એક મિનિટ માટે શૂન્ય મૂલ્ય માટે સતત મતદાન કરવામાં આવે છે.
નીચેની આકૃતિ ડેટા અખંડિતતા ચકાસણી માટે વૈચારિક પરીક્ષણ સેટઅપ બતાવે છે.

આકૃતિ 3. R નો ઉપયોગ કરીને ડેટા ઇન્ટિગ્રિટી ચેકamp/PRBS15 તપાસનાર

કોષ્ટક 3. ટ્રાન્સપોર્ટ લેયર ટેસ્ટ કેસો

ટેસ્ટ કેસ	ઉદ્દેશ્ય	વર્ણન	પાસ થવાના માપદંડ
TL.1	r નો ઉપયોગ કરીને ડેટા ચેનલનું ટ્રાન્સપોર્ટ લેયર મેપિંગ તપાસોamp પરીક્ષણ પેટર્ન.	ડેટા_મોડ R પર સેટ કરેલ છેamp_મોડ. નીચેના સંકેતો રજિસ્ટર દ્વારા વાંચવામાં આવે છે: crc_err એ rx_err_status (0x60[14]) પરથી વાંચવામાં આવે છે.  jrx_patchk_data_error tst_err0 રજિસ્ટરમાંથી વાંચવામાં આવે છે.	crc_err પાસ થવા માટે ઓછું હોવું જોઈએ. jrx_patchk_data_error ઓછી હોવી જોઈએ.
TL.2	PRBS15 ટેસ્ટ પેટર્નનો ઉપયોગ કરીને ડેટા ચેનલનું ટ્રાન્સપોર્ટ લેયર મેપિંગ તપાસો.	ડેટા_મોડ prbs_mode પર સેટ કરેલ છે. નીચેના મૂલ્યો રજિસ્ટરમાંથી વાંચવામાં આવે છે: crc_err એ rx_err_status (0x60[14]) પરથી વાંચવામાં આવે છે. jrx_patchk_data_error tst_err0 રજિસ્ટરમાંથી વાંચવામાં આવે છે.	crc_err પાસ થવા માટે ઓછું હોવું જોઈએ. jrx_patchk_data_error ઓછી હોવી જોઈએ.

JESD204C Intel FPGA IP અને ADC રૂપરેખાંકનો
આ હાર્ડવેર ચેકઆઉટમાં JESD204C Intel FPGA IP પેરામીટર્સ (L, M, અને F) મૂળ રીતે AD9081 ઉપકરણ દ્વારા સમર્થિત છે. ટ્રાન્સસીવર ડેટા રેટ, એસampling ઘડિયાળ, અને અન્ય JESD204C પરિમાણો AD908D1 ઓપરેટિંગ શરતોનું પાલન કરે છે.
હાર્ડવેર ચેકઆઉટ ટેસ્ટિંગ JESD204C Intel FPGA IP ને નીચેના પેરામીટર કન્ફિગરેશન સાથે લાગુ કરે છે.

તમામ રૂપરેખાંકન માટે વૈશ્વિક સેટિંગ:

• ઇ = 1
• CF = 0
• સીએસ = 0
• પેટાવર્ગ = 1
• એફસીએલકે_એમયુએલપી = ૧
• પહોળાઈ_મલપ = 8
• SH_CONFIG = CRC-12
• FPGA મેનેજમેન્ટ ઘડિયાળ (MHz) = 100

પરીક્ષણ પરિણામો
નીચેના કોષ્ટકમાં સંભવિત પરિણામો અને તેમની વ્યાખ્યા છે.

કોષ્ટક 4. પરિણામોની વ્યાખ્યા

પરિણામ	વ્યાખ્યા
પાસ	ઉપકરણ અંડર ટેસ્ટ (DUT) અનુરૂપ વર્તન પ્રદર્શિત કરવા માટે અવલોકન કરવામાં આવ્યું હતું.
ટિપ્પણીઓ સાથે પાસ કરો	DUT અનુરૂપ વર્તન પ્રદર્શિત કરવા માટે અવલોકન કરવામાં આવ્યું હતું. જો કે, પરિસ્થિતિની વધારાની સમજૂતી શામેલ છે (દાample: સમય મર્યાદાઓને લીધે, પરીક્ષણનો માત્ર એક ભાગ જ કરવામાં આવ્યો હતો).

પરિણામ	વ્યાખ્યા
FAIL	DUT બિન-સુસંગત વર્તન પ્રદર્શિત કરવા માટે અવલોકન કરવામાં આવ્યું હતું.
ચેતવણી	DUT એ વર્તણૂક દર્શાવવા માટે અવલોકન કરવામાં આવ્યું હતું જેની ભલામણ કરવામાં આવતી નથી.
ટિપ્પણીઓનો સંદર્ભ લો	અવલોકનો પરથી, માન્ય પાસ કે ફેલ નક્કી કરી શકાયું નથી. પરિસ્થિતિની વધારાની સમજૂતી શામેલ છે.

નીચેનું કોષ્ટક SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, અને TL.2 ના સંબંધિત મૂલ્યો સાથે L, M, F, ડેટા રેટ, sampલિંગ ઘડિયાળ, લિંક ઘડિયાળ અને SYSREF ફ્રીક્વન્સીઝ.

કોષ્ટક 5. ટેસ્ટ કેસો SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 અને TL.2 માટે પરિણામ

ના.	L	M	F	S	HD	E	N	NP	એડીસી Sampલિંગ ઘડિયાળ (MHz)	FPGA ઉપકરણ ઘડિયાળ (MHz)	FPGA ફ્રેમ ઘડિયાળ (MHz)	FPGA લિંક ઘડિયાળ (MHz)	લેન રેટ (Gbps)	પરિણામ
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	પાસ

પરીક્ષણ પરિણામ ટિપ્પણીઓ
દરેક ટેસ્ટ કેસમાં, RX JESD204C Intel FPGA IP સફળતાપૂર્વક સમન્વયન હેડર ગોઠવણી, વિસ્તૃત મલ્ટિબ્લોક સંરેખણ અને વપરાશકર્તા ડેટા તબક્કા સુધી સ્થાપિત કરે છે.
આર દ્વારા ડેટાની અખંડિતતાની કોઈ સમસ્યા જોવા મળતી નથીamp અને તમામ ભૌતિક લેનને આવરી લેતી JESD રૂપરેખાંકનો માટે PRBS તપાસનાર, કોઈપણ ચક્રીય રીડન્ડન્સી ચેક (CRC) અને કમાન્ડ પેરિટી ભૂલ જોવા મળતી નથી.
ચોક્કસ પાવર સાયકલ દરમિયાન, લેન ડેસ્ક્યુ એરર પેરામીટર કન્ફિગરેશન સાથે દેખાઈ શકે છે. આ ભૂલને ટાળવા માટે, LEMC ઑફસેટ મૂલ્યો પ્રોગ્રામ કરેલા હોવા જોઈએ અથવા તમે કેલિબ્રેશન સ્વીપ પ્રક્રિયા સાથે આને સ્વચાલિત કરી શકો છો. LEMC ઑફસેટના કાનૂની મૂલ્યો પર વધુ માહિતી માટે, F-tile JESD204C IP વપરાશકર્તા માર્ગદર્શિકામાં RBD ટ્યુનિંગ મિકેનિઝમનો સંદર્ભ લો.

સંબંધિત માહિતી
આરબીડી ટ્યુનિંગ મિકેનિઝમ

સારાંશ
આ રિપોર્ટ ADC માટે 204 Gbps સુધી AD9081/9082 (R2 સિલિકોન) ઉપકરણ સાથે JESD24.75C Intel FPGA IP અને PHY ઇલેક્ટ્રિકલ ઇન્ટરફેસની માન્યતા દર્શાવે છે. સંપૂર્ણ રૂપરેખાંકન અને હાર્ડવેર સેટઅપ બંને ઉપકરણોની આંતરસંચાલનક્ષમતા અને પ્રદર્શનમાં વિશ્વાસ પ્રદાન કરવા માટે બતાવવામાં આવે છે.

AN 927 માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસ: JESD204C Intel FPGA IP અને ADI AD9081 MxFE* Intel Agilex F-Tile ઉપકરણો માટે ADC ઇન્ટરઓપરેબિલિટી રિપોર્ટ

દસ્તાવેજ સંસ્કરણ	ફેરફારો
2022.04.25	પ્રારંભિક પ્રકાશન.

AN 876: JESD204C Intel® FPGA IP અને ADI AD9081 MxFE* Intel® Agilex® F-ટાઈલ ઉપકરણો માટે ADC ઈન્ટરઓપરેબિલિટી રિપોર્ટ

દસ્તાવેજો / સંસાધનો

intel JESD204C Intel FPGA IP અને ADI AD9081 MxFE ADC ઇન્ટરઓપરેબિલિટી રિપોર્ટ [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા JESD204C Intel FPGA IP અને ADI AD9081 MxFE ADC ઇન્ટરઓપરેબિલિટી રિપોર્ટ, JESD204C, ઇન્ટેલ FPGA IP અને ADI AD9081 MxFE ADC ઇન્ટરઓપરેબિલિટી રિપોર્ટ

સંદર્ભો

• વપરાશકર્તા માર્ગદર્શિકા