JESD204C Intel FPGA IP và ADI AD9081 MxFE ADC Báo cáo khả năng tương tác Hướng dẫn sử dụng

Nội dung trốn

1 JESD204C Intel FPGA IP và ADI AD9081 MxFE ADC Báo cáo khả năng tương tác

2 Thông tin sản phẩm

3 Hướng dẫn sử dụng sản phẩm

4 JESD204C Báo cáo khả năng tương tác Intel® FPGA IP và ADI AD9081 MxFE* ADC dành cho thiết bị Intel® Agilex™ F-tile

4.1 Mô tả hệ thống

5 Tài liệu / Tài nguyên

5.1 Tài liệu tham khảo

JESD204C Intel FPGA IP và ADI AD9081 MxFE ADC Báo cáo khả năng tương tác

Thông tin sản phẩm

Sản phẩm được đề cập trong hướng dẫn sử dụng là IP Intel FPGA JESD204C. Nó là một thành phần phần cứng được sử dụng cùng với Bảng thử nghiệm F-Tile F-Series Intel Agilex và ADI AD9081-FMCA-EBZ EVM. IP được khởi tạo ở chế độ Song công nhưng chỉ sử dụng đường dẫn máy thu. Nó tạo ra xung nhịp liên kết 375 MHz và xung nhịp khung 375 MHz. Thiết lập phần cứng để kiểm tra khả năng tương tác ADC được hiển thị trong Hình 1. IP yêu cầu SYSREF phải được cung cấp bởi bộ tạo xung nhịp cung cấp nguồn cho xung nhịp thiết bị IP Intel FPGA JESD204C.

Hướng dẫn sử dụng sản phẩm

Thiết lập phần cứng
Để thiết lập phần cứng để sử dụng IP Intel FPGA JESD204C, hãy làm theo các bước sau:

Kết nối ADI AD9081-FMCA-EBZ EVM với đầu nối FMC+ của Bảng demo F-Tile Intel Agilex I-Series.
Đảm bảo rằng tín hiệu SYSREF được cung cấp bởi bộ tạo xung nhịp cung cấp xung nhịp cho thiết bị IP Intel FPGA JESD204C.

Mô tả hệ thống
Sơ đồ cấp hệ thống cho thấy các mô-đun khác nhau được kết nối như thế nào trong thiết kế này. Nó bao gồm Bảng demo Intel Agilex-I F-tile, Thiết bị Intel Agilex F-tile, RTL cấp cao nhất, Hệ thống thiết kế nền tảng, Trình tạo mẫu, Trình kiểm tra mẫu, Lõi IP song công F-Tile JESD204C cũng như nhiều đồng hồ và giao diện khác nhau.

Phương pháp tương tác
Lớp liên kết dữ liệu của người nhận
Khu vực thử nghiệm này bao gồm các trường hợp thử nghiệm về căn chỉnh tiêu đề đồng bộ (SHA) và căn chỉnh đa khối mở rộng (EMBA). JESD204C Intel FPGA IP đọc các thanh ghi từ lớp liên kết dữ liệu trong quá trình thử nghiệm, ghi chúng vào nhật ký files và xác minh chúng để chuyển tiêu chí thông qua tập lệnh TCL.

JESD204C Báo cáo khả năng tương tác Intel® FPGA IP và ADI AD9081 MxFE* ADC dành cho thiết bị Intel® Agilex™ F-tile

JESD204C Intel® FPGA IP là tài sản trí tuệ (IP) giao diện nối tiếp điểm-điểm tốc độ cao.
IP Intel FPGA JESD204C đã được kiểm tra phần cứng với một số thiết bị chuyển đổi tương tự sang số (ADC) tuân thủ JESD204C đã chọn.
Báo cáo này nêu bật khả năng tương tác của IP Intel FPGA JESD204C với mô-đun đánh giá Giao diện tín hiệu hỗn hợp AD9081 (MxFE*) (EVM) của Analog Devices Inc. (ADI). Các phần sau đây mô tả phương pháp kiểm tra phần cứng và kết quả kiểm tra.

Thông tin liên quan
Hướng dẫn sử dụng IP Intel FPGA JESD204C của F-tile

Yêu cầu về phần cứng và phần mềm
Kiểm tra khả năng tương tác yêu cầu các công cụ phần cứng và phần mềm sau: Phần cứng

Bảng thử nghiệm gạch F Intel Agilex™ I-Series (AGIB027R29A1E2VR0) với bộ đổi nguồn 12V

Thiết bị analog (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
Bảng đánh giá Skywork Si5345-D (Si5345-D-EVB)

SMA nam đến SMP nam
Cáp SMP đầu đực sang SMP

Phần mềm

Phiên bản phần mềm Intel Quartus® Prime Pro Edition 21.4

AD9081_API phiên bản 1.1.0 trở lên (ứng dụng Linux, cần thiết cho cấu hình AD9081 EVM)

Thông tin liên quan

Hướng dẫn sử dụng phát triển hệ thống AD9081/AD9082
Hướng dẫn sử dụng bảng đánh giá Skyworks Si5345-D

Thiết lập phần cứng
IP Intel FPGA JESD204C được khởi tạo ở chế độ Song công nhưng chỉ sử dụng đường dẫn bộ thu. Đối với FCLK_MULP =1, WIDTH_MULP = 8, S = 1, PLL lõi tạo ra xung nhịp liên kết 375 MHz và xung nhịp khung 375 MHz.
Bảng thử nghiệm F-Tile F-Series Intel Agilex được sử dụng với ADI AD9081-FMCA-EBZ EVM được kết nối với đầu nối FMC+ của bảng phát triển. Thiết lập phần cứng cho thử nghiệm khả năng tương tác ADC được hiển thị trong hình Thiết lập phần cứng.- • AD9081-FMCA-EBZ EVM lấy nguồn từ Bo mạch thử nghiệm F-Tile Intel Agilex I-Series thông qua đầu nối FMC+.

Bộ thu phát F-tile và đồng hồ tham chiếu PLL lõi IP Intel FPGA JESD204C được cung cấp bởi Si5345-D-EVB thông qua cáp SMA đến SMP. Đặt MUX_DIP_SW0 ở mức cao trên Bảng demo F-Tile Agilex-I để đảm bảo U22 đang sử dụng CLKIN1 được kết nối với cáp SMP.

Si5345-D-EVB cung cấp đồng hồ tham chiếu cho bộ tạo đồng hồ lập trình HMC7044 có trong AD9081 EVM thông qua cáp SMP đến SMP.
Đồng hồ quản lý cho lõi IP Intel FPGA JESD204C được cung cấp bởi bộ tạo xung nhịp lập trình Silicon Labs Si5332 có trong Bảng thử nghiệm gạch F-dòng Intel Agilex I-Series.

Bộ tạo xung nhịp lập trình HMC7044 cung cấp xung nhịp tham chiếu thiết bị AD9081. Vòng khóa pha (PLL) có trong thiết bị AD9081 tạo ra các ADC mong muốnampling clock từ đồng hồ tham chiếu của thiết bị.
Đối với Lớp con 1, bộ tạo xung nhịp HMC7044 tạo tín hiệu SYSREF cho thiết bị AD9081 và cho IP Intel FPGA JESD204C thông qua đầu nối FMC+.

KHÔNGte: Intel khuyến nghị nên cung cấp SYSREF bởi bộ tạo xung nhịp cung cấp xung nhịp cho thiết bị IP Intel FPGA JESD204C.

Mô tả hệ thống

Sơ đồ cấp hệ thống sau đây cho thấy cách các mô-đun khác nhau được kết nối trong thiết kế này.

Hình 2. Sơ đồ hệ thống

Ghi chú:

M là số lượng bộ chuyển đổi.
S là số lượng s được truyềnamples trên mỗi bộ chuyển đổi trên mỗi khung.
WIDTH_MULP là hệ số nhân chiều rộng dữ liệu giữa lớp ứng dụng và lớp vận chuyển.
N là số bit chuyển đổi trên mỗi bộ chuyển đổi.
CS là số bit điều khiển trên mỗi s chuyển đổiampđồng nghiệp.

Trong thiết lập này, ví dụample L = 8, M = 4 và F = 1, tốc độ dữ liệu của các làn thu phát là 24.75 Gbps.
Si5332 OUT1 tạo xung nhịp 100 MHz tới mgmt_clk. Si5345-D-EVB tạo ra hai tần số xung nhịp là 375 MHz và 100 MHz. Tần số 375 MHz được cung cấp cho bộ ghép kênh nhúng trong Bảng thử nghiệm lát gạch F Intel Agilex I-Series thông qua cổng SMA J19. Đồng hồ đầu ra của bộ ghép kênh nhúng điều khiển đồng hồ tham chiếu bộ thu phát F-tile (refclk_xcvr) và đồng hồ tham chiếu PLL lõi IP Intel FPGA JESD204C (refclk_core). 100 MHz từ Si5345-D-EVB được kết nối với bộ tạo xung nhịp lập trình HMC7044 có trong AD9081 EVM làm đầu vào xung nhịp
(EXT_HMCREF).

HCM7044 tạo tín hiệu SYSREF định kỳ 11.71875 MHz thông qua Đầu nối FMC.
IP Intel FPGA JESD204C được khởi tạo ở chế độ Song công nhưng chỉ sử dụng đường dẫn bộ thu.

Phương pháp tương tác
Phần sau đây mô tả mục tiêu, quy trình kiểm tra và tiêu chí vượt qua. Bài kiểm tra bao gồm các lĩnh vực sau:

Lớp liên kết dữ liệu máy thu
Lớp vận chuyển máy thu

Lớp liên kết dữ liệu của người nhận
Khu vực thử nghiệm này bao gồm các trường hợp thử nghiệm căn chỉnh tiêu đề đồng bộ hóa (SHA) và căn chỉnh đa khối mở rộng (EMBA).
Khi khởi động liên kết, sau khi thiết lập lại bộ thu, IP Intel FPGA JESD204C bắt đầu tìm kiếm luồng tiêu đề đồng bộ hóa được truyền bởi thiết bị. Các thanh ghi sau từ lớp liên kết dữ liệu được đọc trong quá trình kiểm tra, được ghi vào nhật ký files và được xác minh để vượt qua các tiêu chí thông qua các tập lệnh TCL.

Thông tin liên quan
Hướng dẫn sử dụng IP Intel FPGA JESD204C của F-tile

Đồng bộ hóa tiêu đề căn chỉnh (SHA)
Bảng 1. Các trường hợp kiểm tra căn chỉnh tiêu đề đồng bộ hóa

Trường hợp thử nghiệm	Khách quan	Sự miêu tả	Tiêu chuẩn đạt yêu cầu
SHA.1	Kiểm tra xem Khóa tiêu đề đồng bộ hóa có được xác nhận sau khi hoàn thành trình tự đặt lại không.	Các tín hiệu sau đây được đọc từ các thanh ghi: CDR_Lock được đọc từ thanh ghi rx_status3 (0x8C). SH_Locked được đọc từ thanh ghi rx_status4 (0x90). jrx_sh_err_status được đọc từ thanh ghi rx_err_status (0x60).	CDR_Lock và SH_LOCK phải được xác nhận ở mức cao tương ứng với số làn đường. jrx_sh_err_status nên là Các trường bit trong jrx_sh_err_status kiểm tra sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, không hợp lệ_sync_header, src_rx_alarm, syspll_lock_err và cdr_locked_err.
SHA.2	Kiểm tra trạng thái Khóa tiêu đề đồng bộ hóa sau khi đạt được khóa tiêu đề đồng bộ hóa (hoặc trong giai đoạn Căn chỉnh nhiều khối mở rộng) và ổn định.	invalid_sync_header được đọc cho trạng thái khóa Tiêu đề đồng bộ hóa từ thanh ghi (0x60[8]).	trạng thái invalid_sync_header phải là 0.

Căn chỉnh đa khối mở rộng (EMBA)

Bảng 2. Các trường hợp thử nghiệm căn chỉnh đa khối mở rộng

Trường hợp thử nghiệm		Khách quan		Sự miêu tả		Tiêu chuẩn đạt yêu cầu
EMBA.1		Kiểm tra xem Khóa đa khối mở rộng chỉ được xác nhận sau khi xác nhận Khóa tiêu đề đồng bộ hóa.		Các tín hiệu sau được đọc thông qua các thanh ghi:		Giá trị EMB_Locked_1 phải bằng 1 tương ứng với mỗi làn. EMB_Lock_err phải bằng 0.

	Trường hợp thử nghiệm		Khách quan		Sự miêu tả		Tiêu chuẩn đạt yêu cầu
					EMB_Locked_1 được đọc từ thanh ghi rx_status5 (0x94). EMB_Lock_err được đọc từ thanh ghi rx_err_status (0x60[19]).
	EMBA.2		Kiểm tra xem trạng thái Khóa đa khối mở rộng có ổn định không (sau khi khóa đa khối mở rộng hoặc cho đến khi bộ đệm đàn hồi được giải phóng) cùng với không có đa khối không hợp lệ.		không hợp lệ_eomb_eoemb được đọc từ thanh ghi rx_err_status (0x60[10:9]).		không hợp lệ_eomb_eoemb phải là “00”.
	EMBA.3		Kiểm tra căn chỉnh làn đường.		Các giá trị sau được đọc từ các thanh ghi: elastic_buf_over_flow được đọc từ thanh ghi rx_err_status (0x60[20]). elastic_buf_full được đọc từ thanh ghi rx_status6 (0x98).		elastic_buf_over_flow phải là 0. Giá trị elastic_buf_full phải bằng 1 tương ứng với mỗi làn.

Lớp truyền tải máy thu (TL)
Để kiểm tra tính toàn vẹn dữ liệu của luồng dữ liệu tải trọng qua bộ thu (RX) JESD204C Intel FPGA IP và lớp truyền tải, ADC được cấu hình thành ramp/ Mẫu kiểm tra PRBS. ADC cũng được thiết lập để hoạt động với cùng cấu hình như được thiết lập trong JESD204C Intel FPGA IP. các ramp/ Trình kiểm tra PRBS trong cấu trúc FPGA kiểm tra ramp/PRBS toàn vẹn dữ liệu trong một phút. Thanh ghi IP Intel FPGA RX JESD204C rx_err được thăm dò liên tục với giá trị XNUMX trong một phút.
Hình dưới đây cho thấy thiết lập kiểm tra khái niệm để kiểm tra tính toàn vẹn của dữ liệu.

Hình 3. Kiểm tra tính toàn vẹn của dữ liệu bằng Ramp/Trình kiểm tra PRBS15

Bảng 3. Các ca kiểm thử lớp vận chuyển

Trường hợp thử nghiệm

Khách quan

Sự miêu tả

Tiêu chuẩn đạt yêu cầu

TL.1

Kiểm tra ánh xạ lớp vận chuyển của kênh dữ liệu bằng cách sử dụng ramp mẫu thử.

Data_mode được đặt thành Ramp_cách thức.

Các tín hiệu sau được đọc thông qua các thanh ghi:

crc_err được đọc từ rx_err_status (0x60[14]).
jrx_patchk_data_error được đọc từ thanh ghi tst_err0.

crc_err phải ở mức thấp để vượt qua.
jrx_patchk_data_error phải ở mức thấp.

TL.2

Kiểm tra ánh xạ lớp vận chuyển của kênh dữ liệu bằng cách sử dụng mẫu kiểm tra PRBS15.

Data_mode được đặt thành prbs_mode.

Các giá trị sau được đọc từ các thanh ghi:

crc_err được đọc từ rx_err_status (0x60[14]).
jrx_patchk_data_error được đọc từ thanh ghi tst_err0.

crc_err phải ở mức thấp để vượt qua.
jrx_patchk_data_error phải ở mức thấp.

Cấu hình IP và ADC Intel FPGA JESD204C
Các tham số JESD204C Intel FPGA IP (L, M và F) trong phần kiểm tra phần cứng này được thiết bị AD9081 hỗ trợ nguyên bản. Tốc độ dữ liệu thu phát, sampling clock và các tham số JESD204C khác tuân thủ các điều kiện hoạt động của AD908D1.
Thử nghiệm kiểm tra phần cứng triển khai IP Intel FPGA JESD204C với cấu hình tham số sau.

Cài đặt chung cho tất cả cấu hình:

E = 1

CF = 0
CS = 0
Lớp con = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

Đồng hồ quản lý FPGA (MHz) = 100

Kết quả kiểm tra
Bảng sau đây chứa các kết quả có thể và định nghĩa của chúng.

Bảng 4. Định nghĩa kết quả

Kết quả	Sự định nghĩa
VƯỢT QUA	Thiết bị đang được thử nghiệm (DUT) đã được quan sát để thể hiện hành vi phù hợp.
PASS với ý kiến	DUT đã được quan sát để thể hiện hành vi phù hợp. Tuy nhiên, một lời giải thích bổ sung về tình huống được đưa vào (ví dụ:ample: do hạn chế về thời gian, chỉ một phần thử nghiệm được thực hiện).

Kết quả	Sự định nghĩa
THẤT BẠI	DUT đã được quan sát để thể hiện hành vi không phù hợp.
Cảnh báo	DUT đã được quan sát để thể hiện hành vi không được khuyến nghị.
Tham khảo ý kiến	Từ các quan sát, không thể xác định được kết quả đạt hay không đạt. Một lời giải thích bổ sung về tình hình được bao gồm.

Bảng sau đây cho biết kết quả của các trường hợp thử nghiệm SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 và TL.2 với các giá trị tương ứng là L, M, F, tốc độ dữ liệu, sampđồng hồ ling, đồng hồ liên kết và tần số SYSREF.

Bảng 5. Kết quả cho các trường hợp thử nghiệm SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 và TL.2

KHÔNG.	L	M	F	S	HD	E	N	NP	ADC SampĐồng hồ ling (MHz)	Đồng hồ thiết bị FPGA (MHz)	FPGA Đồng hồ khung (MHz)	FPGA Đồng hồ liên kết (MHz)	Tốc độ làn đường (Gbps)	Kết quả
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Vượt qua

Nhận xét kết quả kiểm tra
Trong mỗi trường hợp thử nghiệm, RX JESD204C Intel FPGA IP thiết lập thành công căn chỉnh tiêu đề đồng bộ hóa, căn chỉnh nhiều khối mở rộng và cho đến giai đoạn dữ liệu người dùng.
R không quan sát thấy vấn đề toàn vẹn dữ liệuamp và trình kiểm tra PRBS cho các cấu hình JESD bao gồm tất cả các làn vật lý, cũng không quan sát thấy kiểm tra dự phòng theo chu kỳ (CRC) và lỗi chẵn lẻ lệnh.
Trong một số chu kỳ nguồn nhất định, lỗi lệch làn đường có thể xuất hiện với các cấu hình tham số. Để tránh lỗi này, các giá trị bù LEMC phải được lập trình hoặc bạn có thể tự động hóa điều này bằng quy trình quét hiệu chuẩn. Để biết thêm thông tin về các giá trị pháp lý của phần bù LEMC, hãy tham khảo Cơ chế điều chỉnh RBD trong Hướng dẫn sử dụng IP F-tile JESD204C.

Thông tin liên quan
Cơ chế điều chỉnh RBD

Bản tóm tắt
Báo cáo này cho thấy việc xác thực giao diện điện PHY và IP FPGA Intel JESD204C với thiết bị AD9081/9082 (R2 Silicon) lên đến 24.75 Gbps cho ADC. Cấu hình hoàn chỉnh và thiết lập phần cứng được hiển thị để mang lại sự tự tin về khả năng tương tác và hiệu suất của hai thiết bị.

Lịch sử sửa đổi tài liệu cho AN 927: JESD204C Intel FPGA IP và ADI AD9081 MxFE* ADC Báo cáo khả năng tương tác cho các thiết bị Intel Agilex F-Tile

Phiên bản tài liệu	Thay đổi
2022.04.25	Phiên bản phát hành đầu tiên.

AN 876: JESD204C Intel® FPGA IP và ADI AD9081 MxFE* ADC Báo cáo khả năng tương tác cho các thiết bị Intel® Agilex® F-Tile

Tài liệu / Tài nguyên

intel JESD204C Intel FPGA IP và ADI AD9081 MxFE ADC Báo cáo khả năng tương tác [tập tin pdf] Hướng dẫn sử dụng
JESD204C Intel FPGA IP và ADI AD9081 MxFE ADC Báo cáo về khả năng tương tác, JESD204C, Intel FPGA IP và ADI AD9081 MxFE ADC Báo cáo về khả năng tương tác

Tài liệu tham khảo

Hướng dẫn sử dụng