JESD204C Intel FPGA IP en ADI AD9081 MxFE ADC Interoperabiliteitsverslag

Produk inligting

Die produk waarna in die gebruikershandleiding verwys word, is die JESD204C Intel FPGA IP. Dit is 'n hardeware-komponent wat saam met die Intel Agilex I-Series F-Tile Demo Board en die ADI AD9081-FMCA-EBZ EVM gebruik word. Die IP word in Duplex-modus geïnstansieer, maar slegs die ontvangerpad word gebruik. Dit genereer 'n 375 MHz-skakelhorlosie en 'n 375 MHz-raamklok. Die hardeware-opstelling vir die ADC-interoperabiliteitstoets word in Figuur 1 getoon. Die IP vereis dat SYSREF verskaf word deur die klokgenerator wat die JESD204C Intel FPGA IP-toestelklok verkry.

Produkgebruiksinstruksies

Hardeware-opstelling
Om die hardeware op te stel vir die gebruik van die JESD204C Intel FPGA IP, volg hierdie stappe:

1. Koppel die ADI AD9081-FMCA-EBZ EVM aan die FMC+-aansluiting van die Intel Agilex I-Series F-Tile Demo Board.
2. Maak seker dat die SYSREF-sein verskaf word deur die klokgenerator wat die JESD204C Intel FPGA IP-toestelklok verskaf.

Stelselbeskrywing
Die stelselvlakdiagram wys hoe verskillende modules in hierdie ontwerp verbind is. Dit sluit die Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, en verskeie horlosies en koppelvlakke in.

Interoperabiliteitsmetodologie
Ontvanger dataskakellaag
Hierdie toetsarea dek die toetsgevalle vir sinchronisasie-kopbelyning (SHA) en uitgebreide multiblokbelyning (EMBA). Die JESD204C Intel FPGA IP lees registers vanaf die dataskakellaag tydens die toets, skryf dit in log files, en verifieer hulle om kriteria deur TCL-skrifte te slaag.

JESD204C Intel® FPGA IP en ADI AD9081 MxFE* ADC Interoperabiliteitsverslag vir Intel® Agilex™ F-tile-toestelle

Die JESD204C Intel® FPGA IP is 'n hoë-spoed punt-tot-punt reeks-koppelvlak intellektuele eiendom (IP).
Die JESD204C Intel FPGA IP is hardeware getoets met verskeie geselekteerde JESD204C voldoen analoog-na-digitaal omskakelaar (ADC) toestelle.
Hierdie verslag beklemtoon die interoperabiliteit van die JESD204C Intel FPGA IP met die AD9081 Mixed Signal Front End (MxFE*) evalueringsmodule (EVM) van Analog Devices Inc. (ADI). Die volgende afdelings beskryf die hardeware-afhandelingsmetodologie en toetsresultate.

Verwante inligting
F-tile JESD204C Intel FPGA IP Gebruikersgids

Hardeware en sagteware vereistes
Die interoperabiliteitstoets vereis die volgende hardeware en sagteware gereedskap: Hardeware

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) met 12V kragadapter
• Analoog toestelle (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D Evalueringsraad (Si5345-D-EVB)
• SMA reun tot SMP reun
• SMP mannetjie na SMP kabel

Sagteware

• Intel Quartus® Prime Pro Edition sagteware weergawe 21.4
• AD9081_API weergawe 1.1.0 of nuwer (Linux-toepassing, benodig vir AD9081 EVM-konfigurasie)

Verwante inligting

• AD9081/AD9082 Stelselontwikkeling Gebruikersgids
• Skyworks Si5345-D Evaluation Board Gebruikersgids

Hardeware-opstelling
Die JESD204C Intel FPGA IP word in Duplex-modus geïnstansieer, maar slegs die ontvangerpad word gebruik. Vir FCLK_MULP =1, WIDTH_MULP = 8, S = 1, genereer die kern-PLL 'n 375 MHz skakelklok en 'n 375 MHz raamklok.
'n Intel Agilex I-Series F-Tile Demo Board word gebruik met die ADI AD9081-FMCA-EBZ EVM wat aan die FMC+-aansluiting van die ontwikkelingsbord gekoppel is. Die hardeware-opstelling vir die ADC-interoperabiliteitstoets word in die Hardeware-opstelling-figuur getoon.- • Die AD9081-FMCA-EBZ EVM kry krag van Intel Agilex I-Series F-Tile Demo Board deur FMC+ connector.

• Die F-teël-senderontvanger en JESD204C Intel FPGA IP-kern PLL verwysinghorlosies word deur Si5345-D-EVB deur SMA na SMP-kabel verskaf. Stel MUX_DIP_SW0 op hoog op Agilex-I F-Te Demo Board om te verseker dat U22 CLKIN1 neem wat aan die SMP-kabel gekoppel is.
• Die Si5345-D-EVB verskaf 'n verwysingsklok na die HMC7044 programmeerbare klokgenerator wat in die AD9081 EVM deur SMP na SMP-kabel teenwoordig is.
• Die bestuursklok vir JESD204C Intel FPGA IP-kern word verskaf deur Silicon Labs Si5332 programmeerbare klokgenerator wat in die Intel Agilex I-Series F-tile Demo Board teenwoordig is.
• Die HMC7044 programmeerbare klokgenerator verskaf die AD9081-toestelverwysingsklok. Die fase-geslote lus (PLL) teenwoordig in die AD9081 toestel genereer die verlangde ADC sampling horlosie van die toestel verwysing klok.
• Vir Subklas 1 genereer die HMC7044-klokgenerator die SYSREF-sein vir die AD9081-toestel en vir die JESD204C Intel FPGA IP deur die FMC+-aansluiting.

Neete: Intel beveel aan dat die SYSREF verskaf word deur die klokgenerator wat die JESD204C Intel FPGA IP-toestelklok verkry.

Stelselbeskrywing

Die volgende stelselvlakdiagram wys hoe die verskillende modules in hierdie ontwerp verbind is.

Figuur 2. Stelseldiagram

Notas:

1. M is die aantal omskakelaars.
2. S is die aantal versendte samples per omsetter per raam.
3. WIDTH_MULP is die data breedte vermenigvuldiger tussen die toepassing laag en vervoer laag.
4. N is die aantal omskakelingsbisse per omsetter.
5. CS is die aantal beheerbisse per omskakeling samples.

In hierdie opstelling, bvample L = 8, M = 4, en F = 1, die datatempo van transceiver-bane is 24.75 Gbps.
Die Si5332 OUT1 genereer 100 MHz-klok na mgmt_clk. Si5345-D-EVB genereer twee klokfrekwensies, 375 MHz en 100 MHz. Die 375 MHz word deur die J19 SMA-poort aan die ingeboude multiplekser in die Intel Agilex I-Series F-tile Demo Board voorsien. Die uitsetklok van die ingebedde multiplekser dryf die F-teël-senderontvangerverwysingsklok (refclk_xcvr) en JESD204C Intel FPGA IP-kern PLL-verwysingsklok (refclk_core). 100 MHz vanaf Si5345-D-EVB is gekoppel aan die HMC7044 programmeerbare klokgenerator wat in die AD9081 EVM teenwoordig is as die klokinvoer
(EXT_HMCREF).

Die HCM7044 genereer 'n periodieke SYSREF-sein van 11.71875 MHz deur die FMC Connector.
Die JESD204C Intel FPGA IP word in Duplex-modus geïnstansieer, maar slegs die ontvangerpad word gebruik.

Interoperabiliteitsmetodologie
Die volgende afdeling beskryf die toetsdoelwitte, prosedure en die slaagkriteria. Die toets dek die volgende areas:

• Ontvanger data skakel laag
• Ontvanger vervoer laag

Ontvanger dataskakellaag
Hierdie toetsarea dek die toetsgevalle vir sinkroniseringskopbelyning (SHA) en uitgebreide multiblokbelyning (EMBA).
Wanneer die skakel begin, na die ontvangerterugstelling, begin die JESD204C Intel FPGA IP soek na die sinkroniseringskopstroom wat deur die toestel versend word. Die volgende registers vanaf dataskakellaag word tydens die toets gelees, in log geskryf files, en geverifieer om kriteria deur TCL-skrifte te slaag.

Verwante inligting
F-tile JESD204C Intel FPGA IP Gebruikersgids

Sinkroniseer kopbelyning (SHA)
Tabel 1. Sinkronisering van kopbelyningtoetsgevalle

Toetssaak	Doelwit	Beskrywing	Slaagkriteria
SHA.1	Kyk of Sync Header Lock beweer word na die voltooiing van die terugstelvolgorde.	Die volgende seine word uit registers gelees: CDR_Lock word gelees uit die rx_status3 (0x8C) register. SH_Locked word gelees uit rx_status4 (0x90) register. jrx_sh_err_status word gelees uit die rx_err_status (0x60) register.	CDR_Lock en SH_LOCK moet tot hoog beweer word wat ooreenstem met die aantal bane. jrx_sh_err_status moet wees  Die bisvelde in jrx_sh_err_status kontroleer vir sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err en cdr_locked_err.
SHA.2	Kontroleer status van sinkroniseringskopslot nadat sinkroniseringskopslot bereik is (of tydens die verlengde multi-blok-belyningsfase) en stabiel.	invalid_sync_header word gelees vir Sync Header-slotstatus vanaf register (0x60[8]).	invalid_sync_header status moet 0 wees.

Uitgebreide multiblokbelyning (EMBA)

Tabel 2. Uitgebreide multiblok-belyningstoetsgevalle

Toetssaak		Doelwit		Beskrywing		Slaagkriteria
EMBA.1		Kontroleer of die Uitgebreide Multiblok-slot slegs bevestig word na die bewering van Sinkroniseringskopslot.		Die volgende seine word deur registers gelees:		Die EMB_Locked_1 waarde moet gelyk wees aan 1 wat ooreenstem met elke baan. EMB_Lock_err moet 0 wees.
	Toetssaak		Doelwit		Beskrywing		Slaagkriteria
					EMB_Locked_1 word gelees uit die rx_status5 (0x94) register. EMB_Lock_err word gelees uit die rx_err_status (0x60[19]) register.
	EMBA.2		Kontroleer of die Uitgebreide Multiblok-slot-status stabiel is (na verlengde multiblok-slot of totdat die elastiese buffer vrygestel is) tesame met geen ongeldige multiblok nie.		invalid_eomb_eoemb word gelees uit die rx_err_status (0x60[10:9]) register.		invalid_eomb_eoemb moet "00" wees.
	EMBA.3		Gaan die baanbelyning na.		Die volgende waardes word uit registers gelees: elastic_buf_over_flow word gelees uit die rx_err_status (0x60[20]) register. elastic_buf_full word uit die rx_status6 (0x98) register gelees.		elastic_buf_over_flow moet 0 wees. Die elastic_buf_full waarde moet gelyk wees aan 1 wat ooreenstem met elke baan.

Ontvangervervoerlaag (TL)
Om die data-integriteit van die loonvragdatastroom deur die ontvanger (RX) JESD204C Intel FPGA IP en vervoerlaag na te gaan, is die ADC gekonfigureer om ramp/PRBS toetspatroon. Die ADC is ook ingestel om te werk met dieselfde konfigurasie as gestel in die JESD204C Intel FPGA IP. Die ramp/PRBS-toetser in die FPGA-stof kontroleer die ramp/PRBS data-integriteit vir een minuut. Die RX JESD204C Intel FPGA IP-register rx_err word deurlopend vir 'n nulwaarde vir een minuut gepols.
Die figuur hieronder toon die konseptuele toetsopstelling vir data-integriteitkontrolering.

Figuur 3. Data-integriteitkontrole met behulp van Ramp/PRBS15 Checker

Tabel 3. Vervoerlaagtoetsgevalle

Toetssaak	Doelwit	Beskrywing	Slaagkriteria
TL.1	Gaan die vervoerlaagkartering van die datakanaal na deur r te gebruikamp toetspatroon.	Data_mode is op R gestelamp_modus. Die volgende seine word deur registers gelees: crc_err word gelees vanaf die rx_err_status (0x60[14]).  jrx_patchk_data_error word uit die tst_err0 register gelees.	crc_err moet laag wees om te slaag. jrx_patchk_data_error moet laag wees.
TL.2	Gaan die vervoerlaagkartering van die datakanaal na deur die PRBS15-toetspatroon te gebruik.	Data_mode is ingestel op prbs_mode. Die volgende waardes word uit registers gelees: crc_err word gelees vanaf die rx_err_status (0x60[14]). jrx_patchk_data_error word uit die tst_err0 register gelees.	crc_err moet laag wees om te slaag. jrx_patchk_data_error moet laag wees.

JESD204C Intel FPGA IP- en ADC-konfigurasies
Die JESD204C Intel FPGA IP-parameters (L, M en F) in hierdie hardeware-afhandeling word oorspronklik deur die AD9081-toestel ondersteun. Die transceiver datatempo, sampling klok, en ander JESD204C parameters voldoen aan die AD908D1 bedryfstoestande.
Die hardeware-afhandelingstoets implementeer die JESD204C Intel FPGA IP met die volgende parameterkonfigurasie.

Globale instelling vir alle konfigurasie:

• E = 1
• CF = 0
• CS = 0
• Subklas = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA-bestuursklok (MHz) = 100

Toets resultate
Die volgende tabel bevat die moontlike resultate en hul definisie.

Tabel 4. Resultate Definisie

Resultaat	Definisie
SLAAG	Die Device Under Test (DUT) is waargeneem om ooreenstemmende gedrag te toon.
SLAAG met kommentaar	Daar is waargeneem dat die DUT konforme gedrag toon. 'n Bykomende verduideliking van die situasie is egter ingesluit (bvample: as gevolg van tydsbeperkings is slegs 'n gedeelte van die toetsing uitgevoer).

Resultaat	Definisie
FAIL	Daar is waargeneem dat die DUT nie-konforme gedrag toon.
Waarskuwing	Daar is waargeneem dat die DUT gedrag toon wat nie aanbeveel word nie.
Verwys na kommentaar	Uit die waarnemings kon 'n geldige slaag of druip nie bepaal word nie. 'n Bykomende verduideliking van die situasie is ingesluit.

Die volgende tabel toon die resultate vir toetsgevalle SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 en TL.2 met onderskeie waardes van L, M, F, datatempo, sampling horlosie, skakel klok, en SYSREF frekwensies.

Tabel 5. Resultate vir toetsgevalle SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 en TL.2

Nee.	L	M	F	S	HD	E	N	NP	ADC Sampling horlosie (MHz)	FPGA-toestelklok (MHz)	FPGA Raamklok (MHz)	FPGA Skakelklok (MHz)	Baantempo (Gbps)	Resultaat
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Slaag

Kommentaar op toetsuitslag
In elke toetsgeval vestig die RX JESD204C Intel FPGA IP suksesvol die sinkroniseringskopbelyning, uitgebreide multiblokbelyning en tot die gebruikerdatafase.
Geen data-integriteitskwessie word deur die R waargeneem nieamp en PRBS-kontroleerder vir JESD-konfigurasies wat alle fisiese bane dek, ook word geen sikliese oortolligheidkontrole (CRC) en bevelpariteitsfout waargeneem nie.
Tydens sekere kragsiklusse kan baanbrekingsfout met die parameterkonfigurasies verskyn. Om hierdie fout te vermy, moet die LEMC offset waardes geprogrammeer word of jy kan dit outomatiseer met die kalibrasie sweep prosedure. Vir meer inligting oor die wetlike waardes van LEMC offset, verwys na RBD Tuning Mechanism in F-tile JESD204C IP User Guide.

Verwante inligting
RBD-instelmeganisme

Opsomming
Hierdie verslag toon die validering van die JESD204C Intel FPGA IP en PHY elektriese koppelvlak met die AD9081/9082 (R2 Silicon) toestel tot 24.75 Gbps vir ADC. Die volledige konfigurasie en hardeware-opstelling word gewys om vertroue te bied in die interoperabiliteit en werkverrigting van die twee toestelle.

Dokumenthersieningsgeskiedenis vir AN 927: JESD204C Intel FPGA IP en ADI AD9081 MxFE* ADC Interoperabiliteitsverslag vir Intel Agilex F-Te-toestelle

Dokument weergawe	Veranderinge
2022.04.25	Aanvanklike vrystelling.

AN 876: JESD204C Intel® FPGA IP en ADI AD9081 MxFE* ADC Interoperabiliteitsverslag vir Intel® Agilex® F-Te-toestelle

Dokumente / Hulpbronne

intel JESD204C Intel FPGA IP en ADI AD9081 MxFE ADC Interoperabiliteitsverslag [pdf] Gebruikersgids JESD204C Intel FPGA IP en ADI AD9081 MxFE ADC interoperabiliteitsverslag, JESD204C, Intel FPGA IP en ADI AD9081 MxFE ADC interoperabiliteitsverslag

Verwysings

• Gebruikershandleiding