JESD204C Intel FPGA IP lan ADI AD9081 MxFE ADC Interoperabilitas Pandhuan Pangguna

Isine ndhelikake

1 JESD204C Intel FPGA IP lan ADI AD9081 MxFE ADC Interoperabilitas Laporan

2 Informasi produk

3 Pandhuan Panggunaan Produk

4 JESD204C Intel® FPGA IP lan ADI AD9081 MxFE* Laporan Interoperabilitas ADC kanggo Piranti Intel® Agilex™ F-tile

4.1 Deskripsi Sistem

5 Dokumen / Sumber Daya

5.1 Referensi

JESD204C Intel FPGA IP lan ADI AD9081 MxFE ADC Interoperabilitas Laporan

Informasi produk

Produk sing diarani ing manual pangguna yaiku JESD204C Intel FPGA IP. Iku komponen hardware sing digunakake bebarengan karo Intel Agilex I-Series F-Tile Demo Board lan ADI AD9081-FMCA-EBZ EVM. IP kasebut instantiated ing mode Duplex nanging mung jalur panrima sing digunakake. Iki ngasilake jam link 375 MHz lan jam pigura 375 MHz. Persiyapan hardware kanggo test interoperabilitas ADC ditampilake ing Figure 1. IP mbutuhake SYSREF diwenehake dening generator jam sing sumber JESD204C Intel FPGA IP piranti jam.

Pandhuan Panggunaan Produk

Setup Hardware
Kanggo nyiyapake hardware kanggo nggunakake JESD204C Intel FPGA IP, tindakake langkah iki:

Sambungake ADI AD9081-FMCA-EBZ EVM menyang konektor FMC + saka Intel Agilex I-Series F-Tile Demo Board.
Priksa manawa sinyal SYSREF diwenehake dening generator jam sing sumber jam piranti JESD204C Intel FPGA IP.

Deskripsi Sistem
Diagram tingkat sistem nuduhake carane modul beda disambungake ing desain iki. Iki kalebu Papan Demo Intel Agilex-I F-tile, Piranti F-tile Intel Agilex, RTL Tingkat Top, Sistem Desainer Platform, Generator Pola, Pemeriksa Pola, F-Tile JESD204C Duplex IP Core, lan macem-macem jam lan antarmuka.

Metodologi Interoperabilitas
Lapisan Link Data Receiver
Area tes iki nyakup kasus tes kanggo penyelarasan header sinkronisasi (SHA) lan penyelarasan multiblock lengkap (EMBA). JESD204C Intel FPGA IP maca registrasi saka lapisan link data sajrone tes, nulis menyang log files, lan verifikasi kanggo kritéria liwat skrip TCL.

JESD204C Intel® FPGA IP lan ADI AD9081 MxFE* Laporan Interoperabilitas ADC kanggo Piranti Intel® Agilex™ F-tile

JESD204C Intel® FPGA IP minangka properti intelektual (IP) antarmuka serial point-to-point kanthi kacepetan dhuwur.
JESD204C Intel FPGA IP wis diuji hardware karo sawetara piranti konverter analog-to-digital (ADC) sing cocog karo JESD204C.
Laporan iki nyoroti interoperabilitas JESD204C Intel FPGA IP karo modul evaluasi AD9081 Mixed Signal Front End (MxFE*) (EVM) saka Analog Devices Inc. (ADI). Bagean ing ngisor iki njlèntrèhaké metodologi checkout hardware lan asil tes.

Informasi sing gegandhengan
F-tile JESD204C Intel FPGA IP User Guide

Persyaratan Hardware lan Piranti Lunak
Tes interoperabilitas mbutuhake piranti keras lan piranti lunak ing ngisor iki: Hardware

Papan Demo Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) kanthi adaptor daya 12V

Piranti Analog (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
Papan Evaluasi Skywork Si5345-D (Si5345-D-EVB)

SMA lanang nganti SMP lanang
Kabel SMP lanang nganti SMP

Piranti lunak

Piranti lunak Intel Quartus® Prime Pro Edition versi 21.4

AD9081_API versi 1.1.0 utawa luwih anyar (aplikasi Linux, dibutuhake kanggo konfigurasi AD9081 EVM)

Informasi sing gegandhengan

AD9081 / AD9082 Pandhuan Pangembangan Sistem
Pandhuan pangguna Papan Evaluasi Skyworks Si5345-D

Setup Hardware
JESD204C Intel FPGA IP wis instantiated ing mode Duplex nanging mung path panrima digunakake. Kanggo FCLK_MULP = 1, WIDTH_MULP = 8, S = 1, inti PLL ngasilake jam link 375 MHz lan jam pigura 375 MHz.
Papan Demo Intel Agilex I-Series F-Tile digunakake karo ADI AD9081-FMCA-EBZ EVM disambungake menyang konektor FMC + saka papan pangembangan. Persiyapan hardware kanggo test interoperabilitas ADC ditampilake ing tokoh Setup Hardware.- • AD9081-FMCA-EBZ EVM daya saka Intel Agilex I-Series F-Tile Demo Board liwat konektor FMC +.

F-tile transceiver lan JESD204C Intel FPGA IP inti PLL jam referensi diwenehake dening Si5345-D-EVB liwat SMA kanggo kabel SMP. Setel MUX_DIP_SW0 menyang dhuwur ing Papan Demo Agilex-I F-Tile kanggo mesthekake U22 njupuk CLKIN1 sing disambungake menyang kabel SMP.

Si5345-D-EVB menehi jam referensi kanggo HMC7044 programmable jam generator saiki ing AD9081 EVM liwat SMP kanggo kabel SMP.
Jam manajemen kanggo JESD204C Intel FPGA IP inti diwenehake dening Silicon Labs Si5332 jam generator programmable ana ing Intel Agilex I-Series F-tile Demo Board.

Generator jam sing bisa diprogram HMC7044 nyedhiyakake jam referensi piranti AD9081. Fase-locked loop (PLL) sing ana ing piranti AD9081 ngasilake ADC sing dikarepake.ampling jam saka jam referensi piranti.
Kanggo Subkelas 1, generator jam HMC7044 ngasilake sinyal SYSREF kanggo piranti AD9081 lan kanggo JESD204C Intel FPGA IP liwat konektor FMC +.

Orate: Intel nyaranake SYSREF diwenehake dening generator jam sing sumber jam piranti JESD204C Intel FPGA IP.

Deskripsi Sistem

Diagram tingkat sistem ing ngisor iki nuduhake carane modul beda disambungake ing desain iki.

Gambar 2. Diagram Sistem

Cathetan:

M minangka jumlah konverter.
S minangka jumlah s sing ditularakeamples saben konverter saben pigura.
WIDTH_MULP punika multiplier jembaré data antarane lapisan aplikasi lan lapisan transport.
N minangka jumlah bit konversi saben konverter.
CS minangka jumlah bit kontrol saben konversi samples.

Ing persiyapan iki, kanggo example L = 8, M = 4, lan F = 1, tingkat data jalur transceiver yaiku 24.75 Gbps.
Si5332 OUT1 ngasilake jam 100 MHz kanggo mgmt_clk. Si5345-D-EVB ngasilake rong frekuensi jam, 375 MHz lan 100 MHz. 375 MHz diwenehake menyang multiplexer ditempelake ing Intel Agilex I-Series F-tile Demo Board liwat port J19 SMA. Jam output saka multiplexer ditempelake drive F-tile transceiver jam referensi (refclk_xcvr) lan JESD204C Intel FPGA IP inti PLL jam referensi (refclk_core). 100 MHz saka Si5345-D-EVB disambungake menyang generator jam sing bisa diprogram HMC7044 sing ana ing AD9081 EVM minangka input jam
(EXT_HMCREF).

HCM7044 ngasilake sinyal SYSREF periodik 11.71875 MHz liwat Konektor FMC.
JESD204C Intel FPGA IP wis instantiated ing mode Duplex nanging mung path panrima digunakake.

Metodologi Interoperabilitas
Bagean ing ngisor iki nerangake tujuan tes, prosedur, lan kriteria lulus. Tes kasebut kalebu wilayah ing ngisor iki:

Lapisan link data panrima
Lapisan transportasi panrima

Lapisan Link Data Receiver
Area tes iki nyakup kasus tes kanggo penyelarasan header sinkronisasi (SHA) lan penyelarasan multiblock lengkap (EMBA).
Nalika link diwiwiti, sawise ngreset panrima, JESD204C Intel FPGA IP wiwit nggoleki stream header sinkronisasi sing ditularake piranti. Register ing ngisor iki saka lapisan link data diwaca sajrone tes, ditulis ing log files, lan diverifikasi kanggo ngliwati kritéria liwat skrip TCL.

Informasi sing gegandhengan
F-tile JESD204C Intel FPGA IP User Guide

Sinkronisasi Header Alignment (SHA)
Tabel 1. Sync Header Alignment Kasus Test

Test Case	Tujuane	Katrangan	Kriteria Lulus
SHA.1	Priksa manawa Sync Header Lock ditegesake sawise ngrampungake urutan reset.	Sinyal ing ngisor iki diwaca saka register: CDR_Lock diwaca saka register rx_status3 (0x8C). SH_Locked diwaca saka rx_status4 (0x90) register. jrx_sh_err_status diwaca saka ndhaftar rx_err_status (0x60).	CDR_Lock lan SH_LOCK kudu ditetepake kanthi dhuwur sing cocog karo jumlah jalur. jrx_sh_err_status kudune Bidang bit ing jrx_sh_err_status mriksa sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, lan cdr_locked_err.
SHA.2	Priksa status Kunci Header Sync sawise kunci header sink wis digayuh (utawa sajrone fase Alignment Multi-Blok Diperpanjang) lan stabil.	invalid_sync_header diwaca kanggo status kunci Sync Header saka register (0x60[8]).	status invalid_sync_header kudune 0.

Extended Multiblock Alignment (EMBA)

Tabel 2. Extended Multiblock Alignment Kasus Test

Test Case		Tujuane		Katrangan		Kriteria Lulus
EMBA.1		Priksa manawa Kunci Multiblock Extended mung ditegesake sawise ditegesake Kunci Header Sync.		Sinyal ing ngisor iki diwaca liwat register:		Nilai EMB_Locked_1 kudu padha karo 1 sing cocog karo saben jalur. EMB_Lock_err kudune 0.

	Test Case		Tujuane		Katrangan		Kriteria Lulus
					EMB_Locked_1 diwaca saka register rx_status5 (0x94). EMB_Lock_err diwaca saka ndhaftar rx_err_status (0x60[19]).
	EMBA.2		Priksa manawa status Kunci Multiblock Lengkap stabil (sawise kunci multiblok ditambahi utawa nganti buffer elastis dibebasake) lan ora ana multiblok sing ora bener.		invalid_eomb_eoemb diwaca saka ndhaftar rx_err_status (0x60[10:9]).		invalid_eomb_eoemb kudu "00".
	EMBA.3		Priksa keselarasan lane.		Nilai ing ngisor iki diwaca saka register: elastic_buf_over_flow diwaca saka rx_err_status (0x60 [20]) ndhaftar. elastic_buf_full diwaca saka register rx_status6 (0x98).		elastic_buf_over_flow kudu 0. Nilai elastic_buf_full kudu padha karo 1 sing cocog karo saben jalur.

Lapisan Pengangkutan Penerima (TL)
Kanggo mriksa integritas data stream data payload liwat panrima (RX) JESD204C Intel FPGA IP lan lapisan transportasi, ADC diatur kanggo ramp/Pola tes PRBS. ADC uga disetel kanggo operate karo konfigurasi padha ing JESD204C Intel FPGA IP. Ing ramp/ PRBS checker ing kain FPGA mriksa ramp/PRBS integritas data kanggo siji menit. RX JESD204C Intel FPGA IP register rx_err polling terus-terusan kanggo nilai nol sak menit.
Tokoh ing ngisor iki nuduhake persiyapan tes konsep kanggo mriksa integritas data.

Gambar 3. Priksa Integritas Data Nganggo Ramp/ Pemeriksa PRBS15

Tabel 3. Kasus Uji Lapisan Transport

Test Case

Tujuane

Katrangan

Kriteria Lulus

TL.1

Priksa pemetaan lapisan transportasi saluran data nggunakake ramp pola tes.

Data_mode disetel menyang Ramp_modus.

Sinyal ing ngisor iki diwaca liwat register:

crc_err diwaca saka rx_err_status (0x60[14]).
jrx_patchk_data_error diwaca saka tst_err0 register.

crc_err kudu kurang kanggo lulus.
jrx_patchk_data_error kudune kurang.

TL.2

Priksa pemetaan lapisan transportasi saluran data nggunakake pola test PRBS15.

Data_mode disetel menyang pbs_mode.

Nilai ing ngisor iki diwaca saka register:

crc_err diwaca saka rx_err_status (0x60[14]).
jrx_patchk_data_error diwaca saka tst_err0 register.

crc_err kudu kurang kanggo lulus.
jrx_patchk_data_error kudune kurang.

JESD204C Intel FPGA IP lan Konfigurasi ADC
Parameter IP FPGA Intel JESD204C (L, M, lan F) ing checkout hardware iki asli didhukung dening piranti AD9081. Tingkat data transceiver, sampjam ling, lan paramèter JESD204C liyane tundhuk karo kahanan operasi AD908D1.
Pengujian checkout hardware ngleksanakake JESD204C Intel FPGA IP kanthi konfigurasi parameter ing ngisor iki.

Setelan global kanggo kabeh konfigurasi:

E = 1

CF = 0
CS = 0
Subkelas = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

Jam Manajemen FPGA (MHz) = 100

Asil Tes
Tabel ing ngisor iki ngemot asil sing bisa ditindakake lan definisi.

Tabel 4. Asil Definition

asil	definisi
LULUS	Piranti Ing Tes (DUT) diamati kanggo nuduhake prilaku sing cocog.
PASS karo komentar	DUT diamati nuduhake prilaku sing cocog. Nanging, panjelasan tambahan babagan kahanan kasebut kalebu (contoneample: amarga watesan wektu, mung bagean saka tes sing ditindakake).

asil	definisi
GAGAL	DUT diamati nuduhake prilaku non-conformant.
Pènget	DUT diamati nuduhake prilaku sing ora dianjurake.
Waca komentar	Saka pengamatan kasebut, lulus utawa gagal ora bisa ditemtokake. Panjelasan tambahan babagan kahanan kasebut.

Tabel ing ngisor iki nuduhake asil kanggo kasus uji SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, lan TL.2 kanthi nilai L, M, F, tingkat data, sampjam ling, jam link, lan frekuensi SYSREF.

Tabel 5. Asil Kasus Uji SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, lan TL.2

Ora.	L	M	F	S	HD	E	N	NP	ADC SampJam ling (MHz)	Jam Piranti FPGA (MHz)	FPGA Jam Frame (MHz)	FPGA Jam Link (MHz)	Tarif Lane (Gbps)	asil
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Lulus

Komentar Asil Test
Ing saben kasus tes, RX JESD204C Intel FPGA IP kasil netepake penyelarasan header sinkronisasi, keselarasan multiblok lengkap, lan nganti fase data pangguna.
Ora ana masalah integritas data sing diamati dening Ramp lan PRBS checker kanggo konfigurasi JESD panutup kabeh jalur fisik, uga ora mriksa redundansi cyclic (CRC) lan kesalahan paritas printah diamati.
Sajrone siklus daya tartamtu, kesalahan lane deskew bisa uga katon karo konfigurasi parameter. Kanggo ngindhari kesalahan iki, nilai offset LEMC kudu diprogram utawa sampeyan bisa ngotomatisasi iki kanthi prosedur sapuan kalibrasi. Kanggo informasi luwih lengkap babagan nilai legal LEMC offset, waca RBD Tuning Mechanism ing F-tile JESD204C IP User Guide.

Informasi sing gegandhengan
RBD Tuning Mekanisme

Ringkesan
Laporan iki nuduhake validasi antarmuka listrik JESD204C Intel FPGA IP lan PHY kanthi piranti AD9081/9082 (R2 Silicon) nganti 24.75 Gbps kanggo ADC. Konfigurasi lengkap lan persiyapan hardware ditampilake kanggo menehi kapercayan ing interoperabilitas lan kinerja piranti loro.

Riwayat Revisi Dokumen kanggo AN 927: JESD204C Intel FPGA IP lan ADI AD9081 MxFE* Laporan Interoperabilitas ADC kanggo Piranti Intel Agilex F-Tile

Versi Dokumen	Owah-owahan
2022.04.25	Rilis wiwitan.

AN 876: JESD204C Intel® FPGA IP lan ADI AD9081 MxFE* Laporan Interoperabilitas ADC kanggo Piranti Intel® Agilex® F-Tile

Dokumen / Sumber Daya

intel JESD204C Intel FPGA IP lan ADI AD9081 MxFE ADC Interoperability Report [pdf] Pandhuan pangguna
JESD204C Intel FPGA IP lan ADI AD9081 MxFE ADC Interoperability Report, JESD204C, Intel FPGA IP lan ADI AD9081 MxFE ADC Interoperability Report

Referensi

Manual pangguna