JESD204C Intel FPGA IP in poročilo o interoperabilnosti ADC AD9081 MxFE

Informacije o izdelku

Izdelek, naveden v uporabniškem priročniku, je JESD204C Intel FPGA IP. To je komponenta strojne opreme, ki se uporablja skupaj z demo ploščo Intel Agilex I serije F-Tile in ADI AD9081-FMCA-EBZ EVM. IP je instanciran v načinu Duplex, vendar je uporabljena samo pot sprejemnika. Ustvari takt povezave 375 MHz in takt okvirja 375 MHz. Nastavitev strojne opreme za preskus interoperabilnosti ADC je prikazana na sliki 1. IP zahteva, da SYSREF zagotovi generator ure, ki izvira iz ure IP naprave JESD204C Intel FPGA.

Navodila za uporabo izdelka

Nastavitev strojne opreme
Če želite nastaviti strojno opremo za uporabo JESD204C Intel FPGA IP, sledite tem korakom:

1. Priključite ADI AD9081-FMCA-EBZ EVM na priključek FMC+ predstavitvene plošče F-Tile serije Intel Agilex I.
2. Prepričajte se, da signal SYSREF zagotavlja generator ure, ki izvira iz ure IP naprave JESD204C Intel FPGA.

Opis sistema
Diagram sistemske ravni prikazuje, kako so različni moduli povezani v tej zasnovi. Vključuje predstavitveno ploščo Intel Agilex-I F-tile, napravo Intel Agilex F-tile, RTL najvišje ravni, sistem oblikovalca platforme, generator vzorcev, preverjalnik vzorcev, F-Tile JESD204C Duplex IP Core ter različne ure in vmesnike.

Metodologija interoperabilnosti
Sloj podatkovne povezave sprejemnika
To preskusno področje pokriva testne primere za poravnavo sinhronizacijske glave (SHA) in razširjeno večbločno poravnavo (EMBA). JESD204C Intel FPGA IP med preskusom bere registre iz plasti podatkovne povezave in jih zapisuje v dnevnik files, in jih preveri za posredovanje kriterijev prek skriptov TCL.

JESD204C Poročilo o interoperabilnosti Intel® FPGA IP in ADI AD9081 MxFE* ADC za naprave Intel® Agilex™ F-tile

JESD204C Intel® FPGA IP je visokohitrostni serijski vmesnik od točke do točke, intelektualna lastnina (IP).
JESD204C Intel FPGA IP je bil strojno preizkušen z več izbranimi analogno-digitalnimi pretvorniškimi (ADC) napravami, skladnimi z JESD204C.
To poročilo poudarja interoperabilnost JESD204C Intel FPGA IP z AD9081 Mixed Signal Front End (MxFE*) modulom za vrednotenje (EVM) podjetja Analog Devices Inc. (ADI). Naslednji razdelki opisujejo metodologijo preverjanja strojne opreme in rezultate testov.

Povezane informacije
F-tile JESD204C Intel FPGA IP uporabniški priročnik

Zahteve glede strojne in programske opreme
Test interoperabilnosti zahteva naslednja strojna in programska orodja: Strojna oprema

• Predstavitvena plošča Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) z 12 V napajalnikom
• Analogne naprave (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Ocenjevalna plošča Skywork Si5345-D (Si5345-D-EVB)
• SMA moški na SMP moški
• SMP moški na SMP kabel

Programska oprema

• Različica programske opreme Intel Quartus® Prime Pro Edition 21.4
• AD9081_API različica 1.1.0 ali novejša (aplikacija Linux, potrebna za konfiguracijo AD9081 EVM)

Povezane informacije

• Uporabniški priročnik za razvoj sistema AD9081/AD9082
• Uporabniški priročnik za ocenjevalno ploščo Skyworks Si5345-D

Nastavitev strojne opreme
JESD204C Intel FPGA IP je instanciran v načinu Duplex, vendar se uporablja samo pot sprejemnika. Za FCLK_MULP =1, WIDTH_MULP = 8, S = 1, jedrni PLL ustvari takt povezave 375 MHz in takt okvirja 375 MHz.
Demo plošča Intel Agilex I-Series F-Tile Demo Board se uporablja z ADI AD9081-FMCA-EBZ EVM, priključenim na priključek FMC+ na razvojni plošči. Nastavitev strojne opreme za preizkus interoperabilnosti ADC je prikazana na sliki nastavitve strojne opreme.- • AD9081-FMCA-EBZ EVM črpa napajanje iz predstavitvene plošče Intel Agilex I serije F-Tile prek priključka FMC+.

• Transiver F-tile in JESD204C Intel FPGA IP core PLL referenčne ure dobavlja Si5345-D-EVB prek kabla SMA v SMP. Nastavite MUX_DIP_SW0 na visoko na Agilex-I F-Tile Demo Board, da zagotovite, da U22 sprejema CLKIN1, ki je povezan s kablom SMP.
• Si5345-D-EVB zagotavlja referenčno uro za programabilni taktni generator HMC7044, ki je prisoten v AD9081 EVM prek kabla SMP-SMP.
• Upravljalno uro za jedro IP JESD204C Intel FPGA zagotavlja programabilni taktni generator Silicon Labs Si5332, ki je prisoten v demo plošči F-tile serije Intel Agilex I.
• Programabilni generator ure HMC7044 zagotavlja referenčno uro naprave AD9081. Fazno zaklenjena zanka (PLL), ki je prisotna v napravi AD9081, generira želene ADCampling uro iz referenčne ure naprave.
• Za podrazred 1 generator takta HMC7044 ustvari signal SYSREF za napravo AD9081 in za JESD204C Intel FPGA IP prek priključka FMC+.

štte: Intel priporoča, da SYSREF zagotovi taktni generator, ki izvira iz ure IP naprave JESD204C Intel FPGA.

Opis sistema

Naslednji diagram sistemske ravni prikazuje, kako so različni moduli povezani v tej zasnovi.

Slika 2. Sistemski diagram

Opombe:

1. M je število pretvornikov.
2. S je število oddanih samples na pretvornik na okvir.
3. WIDTH_MULP je množitelj širine podatkov med plastjo aplikacije in transportno plastjo.
4. N je število bitov pretvorbe na pretvornik.
5. CS je število kontrolnih bitov na pretvorbo samples.

V tej postavitvi nprample L = 8, M = 4 in F = 1, je podatkovna hitrost oddajnih stez 24.75 Gbps.
Si5332 OUT1 ustvari 100 MHz takt za mgmt_clk. Si5345-D-EVB ustvarja dve taktni frekvenci, 375 MHz in 100 MHz. 375 MHz se napaja v vgrajenem multiplekserju v predstavitveni plošči F-tile serije Intel Agilex I prek vrat J19 SMA. Izhodna ura vgrajenega multiplekserja poganja referenčno uro oddajnika F-ploščice (refclk_xcvr) in referenčno uro PLL jedra IP JESD204C Intel FPGA (refclk_core). 100 MHz od Si5345-D-EVB je priključen na programabilni generator ure HMC7044, ki je prisoten v AD9081 EVM kot vhod ure
(EXT_HMCREF).

HCM7044 ustvari periodični signal SYSREF 11.71875 MHz prek priključka FMC.
JESD204C Intel FPGA IP je instanciran v načinu Duplex, vendar se uporablja samo pot sprejemnika.

Metodologija interoperabilnosti
V naslednjem razdelku so opisani testni cilji, postopek in merila za uspešnost. Test zajema naslednja področja:

• Sloj podatkovne povezave sprejemnika
• Transportna plast sprejemnika

Sloj podatkovne povezave sprejemnika
To preskusno področje pokriva testne primere za poravnavo sinhronizacijske glave (SHA) in razširjeno večbločno poravnavo (EMBA).
Ob zagonu povezave po ponastavitvi sprejemnika JESD204C Intel FPGA IP začne iskati tok sinhronizacijske glave, ki ga prenaša naprava. Naslednji registri iz sloja podatkovne povezave se med preskusom preberejo in zapišejo v dnevnik files, in preverjen za posredovanje kriterijev prek skriptov TCL.

Povezane informacije
F-tile JESD204C Intel FPGA IP uporabniški priročnik

Sinhronizacija poravnave glave (SHA)
Tabela 1. Preskusni primeri poravnave glave sinhronizacije

Testni primer	Cilj	Opis	Merila za prehod
SHA.1	Preverite, ali je Sync Header Lock uveljavljen po zaključku zaporedja ponastavitve.	Iz registrov se berejo naslednji signali: CDR_Lock se bere iz registra rx_status3 (0x8C). SH_Locked se bere iz registra rx_status4 (0x90). jrx_sh_err_status se bere iz registra rx_err_status (0x60).	CDR_Lock in SH_LOCK morata biti postavljena na visoko, kar ustreza številu pasov. jrx_sh_err_status bi moral biti  Bitna polja v jrx_sh_err_status preverjajo sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err in cdr_locked_err.
SHA.2	Preverite stanje zaklepanja sinhronizacijske glave, potem ko je doseženo zaklepanje sinhronizacijske glave (ali med fazo razširjene poravnave več blokov) in stabilno.	invalid_sync_header se prebere za status zaklepanja glave sinhronizacije iz registra (0x60[8]).	status invalid_sync_header mora biti 0.

Razširjena večbločna poravnava (EMBA)

Tabela 2. Razširjeni preskusni primeri poravnave več blokov

Testni primer		Cilj		Opis		Merila za prehod
EMBA.1		Preverite, ali je razširjeno večbločno zaklepanje uveljavljeno šele po uveljavitvi sinhroniziranega zaklepanja glave.		Skozi registre se berejo naslednji signali:		Vrednost EMB_Locked_1 mora biti enaka 1, ki ustreza vsakemu pasu. EMB_Lock_err mora biti 0.
	Testni primer		Cilj		Opis		Merila za prehod
					EMB_Locked_1 se bere iz registra rx_status5 (0x94). EMB_Lock_err se bere iz registra rx_err_status (0x60[19]).
	EMBA.2		Preverite, ali je status razširjenega večblokovnega zaklepanja stabilen (po razširjenem večblokovnem zaklepanju ali dokler se elastični medpomnilnik ne sprosti) in ni neveljavnih večblokovnih blokov.		invalid_eomb_eoemb se prebere iz registra rx_err_status (0x60[10:9]).		invalid_eomb_eoemb mora biti »00«.
	EMBA.3		Preverite poravnavo voznega pasu.		Iz registrov se berejo naslednje vrednosti: elastic_buf_over_flow se prebere iz registra rx_err_status (0x60[20]). elastic_buf_full se bere iz registra rx_status6 (0x98).		elastic_buf_over_flow mora biti 0. Vrednost elastic_buf_full mora biti enaka 1, kar ustreza vsakemu pasu.

Prenosni sloj sprejemnika (TL)
Za preverjanje celovitosti podatkov podatkovnega toka koristnega toka prek sprejemnika (RX) JESD204C Intel FPGA IP in transportne plasti je ADC konfiguriran tako, da ramp/PRBS testni vzorec. ADC je prav tako nastavljen za delovanje z isto konfiguracijo, kot je nastavljena v JESD204C Intel FPGA IP. Ramp/PRBS preverjevalnik v FPGA tkanini preveri ramp/PRBS celovitost podatkov za eno minuto. Register IP RX JESD204C Intel FPGA rx_err se eno minuto neprekinjeno preverja za ničelno vrednost.
Spodnja slika prikazuje konceptualno testno postavitev za preverjanje celovitosti podatkov.

Slika 3. Preverjanje celovitosti podatkov z Ramp/PRBS15 Checker

Tabela 3. Testni primeri transportnega sloja

Testni primer	Cilj	Opis	Merila za prehod
1 TL	Preverite preslikavo transportne plasti podatkovnega kanala z ramp testni vzorec.	Data_mode je nastavljen na Ramp_mode. Skozi registre se berejo naslednji signali: crc_err se prebere iz rx_err_status (0x60[14]).  jrx_patchk_data_error se bere iz registra tst_err0.	crc_err mora biti nizka, da jo prenese. jrx_patchk_data_error mora biti nizka.
2 TL	Preverite preslikavo transportne plasti podatkovnega kanala s testnim vzorcem PRBS15.	Data_mode je nastavljen na prbs_mode. Iz registrov se berejo naslednje vrednosti: crc_err se prebere iz rx_err_status (0x60[14]). jrx_patchk_data_error se bere iz registra tst_err0.	crc_err mora biti nizka, da jo prenese. jrx_patchk_data_error mora biti nizka.

JESD204C Intel FPGA IP in konfiguracije ADC
Parametre IP JESD204C Intel FPGA (L, M in F) v tem preverjanju strojne opreme izvorno podpira naprava AD9081. Hitrost prenosa podatkov oddajnika, sampura in drugi parametri JESD204C so v skladu s pogoji delovanja AD908D1.
Testiranje preverjanja strojne opreme izvaja JESD204C Intel FPGA IP z naslednjo konfiguracijo parametrov.

Globalna nastavitev za vse konfiguracije:

• E = 1
• CF = 0
• CS = 0
• Podrazred = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Takt upravljanja FPGA (MHz) = 100

Rezultati testa
Naslednja tabela vsebuje možne rezultate in njihovo definicijo.

Tabela 4. Opredelitev rezultatov

Rezultat	Opredelitev
PASS	Opaženo je bilo, da se preizkušana naprava (DUT) obnaša skladno.
PASS s komentarji	Opazili so, da se DUT obnaša skladno. Vendar je vključena dodatna razlaga situacije (nprample: zaradi časovne omejitve je bil izveden le del testiranja).

Rezultat	Opredelitev
NEUSPEŠNO	Opazili so, da DUT kaže neskladno vedenje.
Opozorilo	Opazili so, da DUT kaže nepriporočljivo vedenje.
Glejte komentarje	Iz opazovanj ni bilo mogoče določiti veljavnega uspeha ali neuspeha. Dodana je dodatna razlaga situacije.

Naslednja tabela prikazuje rezultate za testne primere SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 in TL.2 z ustreznimi vrednostmi L, M, F, podatkovno hitrostjo, sampura ling, ura povezave in frekvence SYSREF.

Tabela 5. Rezultat za testne primere SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 in TL.2

št.	L	M	F	S	HD	E	N	NP	ADC Sampura (MHz)	Takt naprave FPGA (MHz)	FPGA Takt okvirja (MHz)	FPGA Ura povezave (MHz)	Hitrost voznega pasu (Gbps)	Rezultat
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Pass

Komentarji rezultatov testa
V vsakem preskusnem primeru RX JESD204C Intel FPGA IP uspešno vzpostavi poravnavo sinhronizacijske glave, razširjeno večblokovno poravnavo in fazo do uporabniških podatkov.
R. ni opazil nobene težave z integriteto podatkovamp in preverjalnik PRBS za konfiguracije JESD, ki pokrivajo vse fizične steze, prav tako ni opaziti cikličnega preverjanja redundance (CRC) in napake paritete ukazov.
Med določenimi cikli napajanja se lahko pri konfiguracijah parametrov pojavi napaka izravnave voznega pasu. Da bi se izognili tej napaki, je treba programirati vrednosti odmika LEMC ali pa to avtomatizirati s postopkom kalibracijskega brisanja. Za več informacij o zakonskih vrednostih odmika LEMC glejte mehanizem za uravnavanje RBD v uporabniškem priročniku F-tile JESD204C IP.

Povezane informacije
Mehanizem za uravnavanje RBD

Povzetek
To poročilo prikazuje validacijo električnega vmesnika JESD204C Intel FPGA IP in PHY z napravo AD9081/9082 (R2 Silicon) do 24.75 Gbps za ADC. Prikazana je celotna konfiguracija in nastavitev strojne opreme, ki zagotavljata zaupanje v interoperabilnost in zmogljivost obeh naprav.

Zgodovina revizij dokumenta za AN 927: JESD204C Intel FPGA IP in ADI AD9081 MxFE* Poročilo o interoperabilnosti ADC za naprave Intel Agilex F-Tile

Različica dokumenta	Spremembe
2022.04.25	Začetna izdaja.

AN 876: JESD204C Intel® FPGA IP in ADI AD9081 MxFE* poročilo o interoperabilnosti ADC za naprave Intel® Agilex® F-Tile

Dokumenti / Viri

intel JESD204C Poročilo o interoperabilnosti Intel FPGA IP in ADI AD9081 MxFE ADC [pdf] Uporabniški priročnik JESD204C Intel FPGA IP in poročilo o interoperabilnosti ADI AD9081 MxFE ADC, JESD204C, Intel FPGA IP in poročilo o interoperabilnosti ADI AD9081 MxFE ADC

Reference

• Uporabniški priročnik