JESD204C Intel FPGA IP і ADI AD9081 MxFE Звіт про сумісність АЦП

Інформація про продукт

Продукт, на який посилається посібник користувача, це JESD204C Intel FPGA IP. Це апаратний компонент, який використовується в поєднанні з демонстраційною платою Intel Agilex I серії F-Tile і ADI AD9081-FMCA-EBZ EVM. IP створюється в дуплексному режимі, але використовується лише шлях одержувача. Він генерує тактову частоту зв’язку 375 МГц і тактову частоту кадру 375 МГц. Налаштування апаратного забезпечення для перевірки сумісності АЦП показано на малюнку 1. IP вимагає, щоб SYSREF надавався генератором тактового сигналу, який генерує тактовий сигнал IP-пристрою JESD204C Intel FPGA.

Інструкція з використання продукту

Налаштування обладнання
Щоб налаштувати апаратне забезпечення для використання JESD204C Intel FPGA IP, виконайте такі дії:

1. Підключіть ADI AD9081-FMCA-EBZ EVM до роз’єму FMC+ демонстраційної плати F-Tile серії Intel Agilex I.
2. Переконайтеся, що сигнал SYSREF надається генератором тактового сигналу, який є джерелом годинника IP-пристрою FPGA Intel JESD204C.

Опис системи
Схема системного рівня показує, як різні модулі з'єднані в цій конструкції. Він включає в себе демонстраційну плату Intel Agilex-I F-tile, пристрій Intel Agilex F-tile, RTL верхнього рівня, систему дизайнера платформи, генератор шаблонів, засіб перевірки шаблонів, F-Tile JESD204C Duplex IP Core, а також різні годинники та інтерфейси.

Методологія взаємодії
Канальний рівень приймача даних
Ця тестова область охоплює тестові випадки для вирівнювання заголовків синхронізації (SHA) і розширеного багатоблочного вирівнювання (EMBA). JESD204C Intel FPGA IP зчитує регістри з канального рівня під час тестування та записує їх у журнал files, і перевіряє їх на передачу критеріїв через сценарії TCL.

JESD204C Intel® FPGA IP та ADI AD9081 MxFE* Звіт про сумісність АЦП для пристроїв Intel® Agilex™ F-tile

JESD204C Intel® FPGA IP — це інтелектуальна власність (IP) високошвидкісного послідовного інтерфейсу «точка-точка».
JESD204C Intel FPGA IP пройшов апаратне тестування з кількома вибраними аналого-цифровими перетворювачами (АЦП), сумісними з JESD204C.
У цьому звіті наголошується на сумісності JESD204C Intel FPGA IP з модулем оцінки AD9081 Mixed Signal Front End (MxFE*) (EVM) від Analog Devices Inc. (ADI). У наступних розділах описано методологію перевірки обладнання та результати тестування.

Пов'язана інформація
F-tile JESD204C Intel FPGA IP Посібник користувача

Вимоги до обладнання та програмного забезпечення
Для перевірки сумісності потрібні такі апаратні та програмні засоби: Апаратне забезпечення

• Демонстраційна плата Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) з адаптером живлення 12 В
• Аналогові пристрої (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, ред. C)
• Оціночна плата Skywork Si5345-D (Si5345-D-EVB)
• SMA male to SMP male
• SMP кабель SMP

програмне забезпечення

• Програмне забезпечення Intel Quartus® Prime Pro Edition версії 21.4
• AD9081_API версії 1.1.0 або новішої (програма Linux, потрібна для конфігурації AD9081 EVM)

Пов'язана інформація

• Посібник користувача з розробки системи AD9081/AD9082
• Посібник користувача оціночної плати Skyworks Si5345-D

Налаштування обладнання
JESD204C Intel FPGA IP створюється в дуплексному режимі, але використовується лише шлях приймача. Для FCLK_MULP =1, WIDTH_MULP = 8, S = 1, ядро ​​ФАПЧ генерує тактову частоту зв’язку 375 МГц і тактову частоту кадру 375 МГц.
Демонстраційна плата Intel Agilex I серії F-Tile використовується з ADI AD9081-FMCA-EBZ EVM, підключеним до роз’єму FMC+ на платі розробки. Налаштування апаратного забезпечення для перевірки сумісності АЦП показано на малюнку налаштування апаратного забезпечення.- • AD9081-FMCA-EBZ EVM отримує живлення від демонстраційної плати Intel Agilex I серії F-Tile через роз’єм FMC+.

• Трансивер F-tile і еталонні тактові частоти JESD204C Intel FPGA IP core PLL постачаються Si5345-D-EVB через кабель SMA-SMP. Встановіть MUX_DIP_SW0 на високий рівень на Agilex-I F-Tile Demo Board, щоб переконатися, що U22 приймає CLKIN1, підключений до кабелю SMP.
• Si5345-D-EVB забезпечує еталонний тактовий сигнал для програмованого тактового генератора HMC7044, наявного в AD9081 EVM, через кабель SMP-SMP.
• Тактовий сигнал керування для IP-ядра FPGA Intel JESD204C постачається програмованим тактовим генератором Silicon Labs Si5332, присутнім у демонстраційній платі F-tile серії Intel Agilex I.
• Програмований тактовий генератор HMC7044 забезпечує контрольний тактовий сигнал пристрою AD9081. Схема фазового автопідстроювання частоти (ФАПЧ), наявна в пристрої AD9081, генерує потрібні АЦП.ampling годинник із опорного годинника пристрою.
• Для підкласу 1 тактовий генератор HMC7044 генерує сигнал SYSREF для пристрою AD9081 і для JESD204C Intel FPGA IP через роз’єм FMC+.

немаєte: Intel рекомендує, щоб SYSREF надавався генератором тактового сигналу, який створює тактовий сигнал IP-пристрою JESD204C Intel FPGA.

Опис системи

Наведена нижче діаграма системного рівня показує, як різні модулі з’єднані в цій конструкції.

малюнок 2. Схема системи

Примітки:

1. М – кількість перетворювачів.
2. S – кількість переданих sampна конвертер на кадр.
3. WIDTH_MULP — це множник ширини даних між прикладним і транспортним рівнями.
4. N — кількість бітів перетворення на конвертор.
5. CS — кількість керуючих бітів на перетворення в секундахampлес.

У цій установці, напрample L = 8, M = 4 і F = 1, швидкість передачі даних трансиверних смуг становить 24.75 Гбіт/с.
Si5332 OUT1 генерує тактову частоту 100 МГц для mgmt_clk. Si5345-D-EVB генерує дві тактові частоти, 375 МГц і 100 МГц. 375 МГц подається на вбудований мультиплексор у демонстраційній платі Intel Agilex I серії F-tile через порт J19 SMA. Вихідний тактовий сигнал вбудованого мультиплексора керує опорним тактовим сигналом прийомопередавача F-плитки (refclk_xcvr) і опорним тактовим сигналом ядра ФАПЧ JESD204C Intel FPGA IP (refclk_core). 100 МГц від Si5345-D-EVB підключається до програмованого тактового генератора HMC7044, наявного в AD9081 EVM, як вхід тактового сигналу
(EXT_HMCREF).

HCM7044 генерує періодичний сигнал SYSREF 11.71875 МГц через роз’єм FMC.
JESD204C Intel FPGA IP створюється в дуплексному режимі, але використовується лише шлях приймача.

Методологія взаємодії
У наступному розділі описано цілі тесту, процедуру та критерії проходження. Тест охоплює такі області:

• Канальний рівень приймача даних
• Транспортний рівень приймача

Канальний рівень приймача даних
Ця тестова область охоплює тестові випадки для вирівнювання заголовків синхронізації (SHA) і розширеного багатоблочного вирівнювання (EMBA).
Під час запуску зв’язку, після скидання приймача, JESD204C Intel FPGA IP починає шукати потік заголовка синхронізації, який передається пристроєм. Наступні регістри канального рівня зчитуються під час тесту та записуються в журнал files, і перевірено для проходження критеріїв через сценарії TCL.

Пов'язана інформація
F-tile JESD204C Intel FPGA IP Посібник користувача

Вирівнювання заголовка синхронізації (SHA)
Таблиця 1. Тестові випадки вирівнювання заголовка синхронізації

Тестовий приклад	Мета	опис	Критерії проходження
SHA.1	Перевірте, чи активовано блокування заголовка синхронізації після завершення послідовності скидання.	З регістрів зчитуються такі сигнали: CDR_Lock читається з регістру rx_status3 (0x8C). SH_Locked читається з регістру rx_status4 (0x90). jrx_sh_err_status читається з регістру rx_err_status (0x60).	CDR_Lock і SH_LOCK мають бути встановлені на високий рівень, що відповідає кількості смуг. jrx_sh_err_status має бути  Бітові поля в jrx_sh_err_status перевіряють наявність sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err і cdr_locked_err.
SHA.2	Перевірте стан блокування заголовка синхронізації після досягнення блокування заголовка синхронізації (або під час фази розширеного багатоблокового вирівнювання) і стабільності.	invalid_sync_header читається для стану блокування заголовка синхронізації з реєстру (0x60[8]).	статус invalid_sync_header має бути 0.

Розширене багатоблочне вирівнювання (EMBA)

Таблиця 2. Тестові випадки розширеного багатоблокового вирівнювання

Тестовий приклад		Мета		опис		Критерії проходження
EMBA.1		Перевірте, чи активується розширене багатоблочне блокування лише після встановлення блокування заголовка синхронізації.		Через регістри зчитуються такі сигнали:		Значення EMB_Locked_1 має дорівнювати 1 для кожної смуги. EMB_Lock_err має бути 0.
	Тестовий приклад		Мета		опис		Критерії проходження
					EMB_Locked_1 читається з регістру rx_status5 (0x94). EMB_Lock_err читається з реєстру rx_err_status (0x60[19]).
	EMBA.2		Перевірте, чи статус розширеного багатоблокового блокування є стабільним (після розширеного багатоблочного блокування або до звільнення еластичного буфера) разом із відсутністю недійсних мультиблоків.		invalid_eomb_eoemb читається з реєстру rx_err_status (0x60[10:9]).		invalid_eomb_eoemb має бути «00».
	EMBA.3		Перевірте вирівнювання смуги.		Наступні значення зчитуються з регістрів: elastic_buf_over_flow читається з регістру rx_err_status (0x60[20]). elastic_buf_full читається з регістру rx_status6 (0x98).		elastic_buf_over_flow має бути 0. Значення elastic_buf_full має дорівнювати 1 для кожної смуги.

Транспортний рівень приймача (TL)
Щоб перевірити цілісність даних потоку даних корисного навантаження через приймач (RX) JESD204C Intel FPGA IP і транспортний рівень, АЦП налаштовано на rampТестовий шаблон /PRBS. АЦП також налаштований на роботу з тією ж конфігурацією, що й у JESD204C Intel FPGA IP. рamp/PRBS checker у структурі FPGA перевіряє ramp/PRBS цілісність даних протягом однієї хвилини. IP-реєстр rx_err FPGA Intel RX JESD204C постійно опитується для нульового значення протягом однієї хвилини.
На малюнку нижче показано концептуальне тестове налаштування для перевірки цілісності даних.

Рисунок 3. Перевірка цілісності даних за допомогою Ramp/PRBS15 Перевірка

Таблиця 3. Тестові випадки транспортного рівня

Тестовий приклад	Мета	опис	Критерії проходження
1 TL	Перевірте відображення транспортного рівня каналу даних за допомогою ramp тестовий шаблон.	Data_mode встановлено на Ramp_режим. Через регістри зчитуються такі сигнали: crc_err читається з rx_err_status (0x60[14]).  jrx_patchk_data_error читається з регістру tst_err0.	crc_err має бути низьким для проходження. jrx_patchk_data_error має бути низьким.
2 TL	Перевірте відображення транспортного рівня каналу даних за допомогою тестового шаблону PRBS15.	Data_mode встановлено на prbs_mode. Наступні значення зчитуються з регістрів: crc_err читається з rx_err_status (0x60[14]). jrx_patchk_data_error читається з регістру tst_err0.	crc_err має бути низьким для проходження. jrx_patchk_data_error має бути низьким.

JESD204C Intel FPGA IP та конфігурації АЦП
IP-параметри JESD204C Intel FPGA (L, M і F) у цій перевірці обладнання підтримуються пристроєм AD9081. Швидкість передачі даних трансивера, сampгодинник ling та інші параметри JESD204C відповідають умовам експлуатації AD908D1.
Тестування перевірки обладнання реалізує JESD204C Intel FPGA IP із наступною конфігурацією параметрів.

Глобальне налаштування для всієї конфігурації:

• Е = 1
• CF = 0
• CS = 0
• Підклас = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Тактова частота керування FPGA (МГц) = 100

Результати тестування
Наступна таблиця містить можливі результати та їх визначення.

Таблиця 4. Визначення результатів

Результат	Визначення
ПРОПУСК	Спостерігалося, що тестовий пристрій (DUT) демонструє відповідну поведінку.
ПРОПУСТИТИ з коментарями	Спостерігалося, що DUT демонструє відповідну поведінку. Однак включено додаткове пояснення ситуації (напрample: через обмеження часу було виконано лише частину тестування).

Результат	Визначення
НЕВДАЧА	Було помічено, що DUT демонструє невідповідну поведінку.
УВАГА	Було помічено, що DUT демонструє поведінку, яка не рекомендована.
Зверніться до коментарів	За результатами спостережень не вдалося визначити дійсне проходження чи відхилення. Включено додаткове пояснення ситуації.

У наведеній нижче таблиці наведено результати тестів SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 і TL.2 із відповідними значеннями L, M, F, швидкістю передачі даних, сampчастоти ling clock, link clock і SYSREF.

Таблиця 5. Результат для тестових прикладів SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 і TL.2

немає	L	M	F	S	HD	E	N	NP	АЦП Sampгодинник (МГц)	Тактова частота пристрою FPGA (МГц)	FPGA Частота кадрів (МГц)	FPGA Частота зв'язку (МГц)	Швидкість смуги (Гбіт/с)	Результат
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Пас

Коментарі результатів тесту
У кожному тестовому випадку RX JESD204C Intel FPGA IP успішно встановлює вирівнювання заголовка синхронізації, розширене вирівнювання багатьох блоків і до фази даних користувача.
Проблеми з цілісністю даних Ramp і засіб перевірки PRBS для конфігурацій JESD, що охоплюють усі фізичні смуги, також не спостерігається перевірка циклічної надлишковості (CRC) і помилка парності команд.
Під час певних циклів живлення з конфігураціями параметрів може з’явитися помилка вирівнювання смуги. Щоб уникнути цієї помилки, значення зсуву LEMC слід запрограмувати або ви можете автоматизувати це за допомогою процедури калібрування. Для отримання додаткової інформації про допустимі значення зміщення LEMC зверніться до механізму налаштування RBD у посібнику користувача F-tile JESD204C IP.

Пов'язана інформація
Механізм налаштування RBD

Резюме
У цьому звіті показано перевірку електричного інтерфейсу JESD204C Intel FPGA IP і PHY з пристроєм AD9081/9082 (R2 Silicon) до 24.75 Гбіт/с для АЦП. Показано повну конфігурацію та налаштування апаратного забезпечення, щоб забезпечити впевненість у сумісності та продуктивності двох пристроїв.

Історія версій документа для AN 927: JESD204C Intel FPGA IP і ADI AD9081 MxFE* Звіт про сумісність АЦП для пристроїв Intel Agilex F-Tile

Версія документа	Зміни
2022.04.25	Початковий випуск.

AN 876: JESD204C Intel® FPGA IP і ADI AD9081 MxFE* Звіт про сумісність АЦП для пристроїв Intel® Agilex® F-Tile

Документи / Ресурси

intel JESD204C Intel FPGA IP та ADI AD9081 MxFE Звіт про сумісність АЦП [pdfПосібник користувача JESD204C Intel FPGA IP і ADI AD9081 MxFE Звіт про сумісність АЦП, JESD204C, Intel FPGA IP і ADI AD9081 MxFE Звіт про сумісність АЦП

Список літератури

• Посібник користувача