Raporti i ndërveprimit të JESD204C Intel FPGA IP dhe ADI AD9081 MxFE ADC

Informacioni i produktit

Produkti i përmendur në manualin e përdorimit është IP JESD204C Intel FPGA. Është një komponent harduerësh që përdoret së bashku me panelin demonstrues të pllakave F-Series Intel Agilex I dhe ADI AD9081-FMCA-EBZ EVM. IP është instancuar në modalitetin Duplex por përdoret vetëm shtegu i marrësit. Ai gjeneron një orë lidhje 375 MHz dhe një orë kornizë 375 MHz. Konfigurimi i harduerit për testin e ndërveprueshmërisë ADC tregohet në Figurën 1. IP kërkon që SYSREF të sigurohet nga gjeneratori i orës që burimon orën e pajisjes IP JESD204C Intel FPGA.

Udhëzimet e përdorimit të produktit

Konfigurimi i harduerit
Për të konfiguruar harduerin për përdorimin e IP-së JESD204C Intel FPGA, ndiqni këto hapa:

1. Lidhni ADI AD9081-FMCA-EBZ EVM me lidhësin FMC+ të panelit demonstrues të pllakave F-Series F Intel Agilex I-Series.
2. Sigurohuni që sinjali SYSREF të sigurohet nga gjeneratori i orës që burimon orën e pajisjes IP JESD204C Intel FPGA.

Përshkrimi i sistemit
Diagrami i nivelit të sistemit tregon se si module të ndryshme janë të lidhura në këtë dizajn. Ai përfshin panelin demonstrues të pllakave F të Intel Agilex-I, pajisjen me pllaka F të Intel Agilex, RTL të nivelit të lartë, Sistemin e projektuesit të platformës, gjeneratorin e modeleve, kontrolluesin e modeleve, bërthamën IP të dyfishtë F-Tile JESD204C dhe orë dhe ndërfaqe të ndryshme.

Metodologjia e ndërveprimit
Shtresa e lidhjes së të dhënave të marrësit
Kjo zonë testimi mbulon rastet e provës për shtrirjen e kokës së sinkronizimit (SHA) dhe shtrirjen e zgjeruar me shumë blloqe (EMBA). IP JESD204C Intel FPGA lexon regjistrat nga shtresa e lidhjes së të dhënave gjatë testit, i shkruan ato në regjistër files, dhe i verifikon ato për kalimin e kritereve përmes skripteve TCL.

Raport i ndërveprimit JESD204C Intel® FPGA IP dhe ADI AD9081 MxFE* ADC për pajisjet me pllaka F Intel® Agilex™

IP JESD204C Intel® FPGA është një pronë intelektuale (IP) e ndërfaqes serike pikë-për-pikë me shpejtësi të lartë.
IP JESD204C Intel FPGA është testuar në harduer me disa pajisje të përzgjedhura të konvertuesit analog-në-dixhital (ADC) në përputhje me JESD204C.
Ky raport nxjerr në pah ndërveprimin e IP-së JESD204C Intel FPGA me modulin e vlerësimit (EVM) AD9081 Mixed Signal Front End (MxFE*) nga Analog Devices Inc. (ADI). Seksionet e mëposhtme përshkruajnë metodologjinë e blerjes së harduerit dhe rezultatet e testimit.

Informacione të Përafërta
F-tjegull JESD204C Udhëzues përdoruesi i Intel FPGA IP

Kërkesat e harduerit dhe softuerit
Testi i ndërveprimit kërkon mjetet e mëposhtme harduerike dhe softuerike: Hardware

• Pllaka demonstruese e pllakave F të serisë Intel Agilex™ I-Series (AGIB027R29A1E2VR0) me përshtatës rryme 12V
• Pajisjet analoge (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Bordi i Vlerësimit të Skywork Si5345-D (Si5345-D-EVB)
• SMA mashkull në mashkull SMP
• Kabllo SMP mashkull në SMP

Software

• Versioni 21.4 i softuerit Intel Quartus® Prime Pro Edition
• AD9081_API versioni 1.1.0 ose më i ri (aplikacioni Linux, kërkohet për konfigurimin AD9081 EVM)

Informacione të Përafërta

• Udhëzues përdorimi i zhvillimit të sistemit AD9081/AD9082
• Udhëzuesi i përdorimit të Bordit të Vlerësimit të Skyworks Si5345-D

Konfigurimi i harduerit
IP JESD204C Intel FPGA është instaluar në modalitetin Duplex, por përdoret vetëm shtegu i marrësit. Për FCLK_MULP =1, WIDTH_MULP = 8, S = 1, bërthama PLL gjeneron një orë lidhjeje 375 MHz dhe një orë kornizë 375 MHz.
Një tabelë demonstrimi e pllakave F të serive Intel Agilex I përdoret me ADI AD9081-FMCA-EBZ EVM të lidhur me lidhësin FMC+ të bordit të zhvillimit. Konfigurimi i harduerit për testin e ndërveprueshmërisë ADC tregohet në figurën "Konfigurimi i harduerit".- • AD9081-FMCA-EBZ EVM e merr energjinë nga paneli i demonstrimit të pllakave F të serisë Intel Agilex I përmes lidhësit FMC+.

• Transmetuesi i pllakave F dhe orët e referencës PLL të bërthamës IP JESD204C Intel FPGA furnizohen nga Si5345-D-EVB përmes kabllos SMA në SMP. Vendoseni MUX_DIP_SW0 në të lartë në panelin demonstrues të pllakave F-Pllakë Agilex-I për të siguruar që U22 po merr CLKIN1 që është i lidhur me kabllon SMP.
• Si5345-D-EVB ofron një orë referimi për gjeneratorin e orës të programueshëm HMC7044 të pranishëm në AD9081 EVM përmes kabllos SMP në SMP.
• Ora e menaxhimit për bërthamën IP JESD204C Intel FPGA furnizohet nga gjeneratori i orës i programueshëm i Silicon Labs Si5332, i pranishëm në panelin demonstrues të pllakave F të serisë F Intel Agilex I.
• Gjeneratori i orës i programueshëm HMC7044 siguron orën e referencës së pajisjes AD9081. Laku i bllokuar me fazë (PLL) i pranishëm në pajisjen AD9081 gjeneron ADC-të e dëshiruaraamporë ling nga ora e referencës së pajisjes.
• Për nënklasën 1, gjeneratori i orës HMC7044 gjeneron sinjalin SYSREF për pajisjen AD9081 dhe për IP JESD204C Intel FPGA përmes lidhësit FMC+.

Nrte: Intel rekomandon që SYSREF të sigurohet nga gjeneratori i orës që burimon orën e pajisjes IP JESD204C Intel FPGA.

Përshkrimi i sistemit

Diagrami i mëposhtëm i nivelit të sistemit tregon se si lidhen modulet e ndryshme në këtë dizajn.

Figura 2. Diagrami i sistemit

Shënime:

1. M është numri i konvertuesve.
2. S është numri i s-ve të transmetuaraamples për konvertues për kornizë.
3. WIDTH_MULP është shumëzuesi i gjerësisë së të dhënave midis shtresës së aplikacionit dhe shtresës së transportit.
4. N është numri i biteve të konvertimit për konvertues.
5. CS është numri i biteve të kontrollit për samples.

Në këtë konfigurim, p.shample L = 8, M = 4 dhe F = 1, shpejtësia e të dhënave të korsive të transmetuesit është 24.75 Gbps.
Si5332 OUT1 gjeneron orë 100 MHz në mgmt_clk. Si5345-D-EVB gjeneron dy frekuenca të orës, 375 MHz dhe 100 MHz. 375 MHz furnizohet me multiplekserin e integruar në panelin demonstrues të pllakave F të serisë Intel Agilex I përmes portës J19 SMA. Ora dalëse e multiplekserit të ngulitur drejton orën referencë të transmetuesit të pllakave F (refclk_xcvr) dhe orën e referencës PLL JESD204C Intel FPGA të bërthamës IP (refclk_core). 100 MHz nga Si5345-D-EVB është i lidhur me gjeneratorin e orës të programueshëm HMC7044 të pranishëm në AD9081 EVM si hyrje e orës
(EXT_HMCREF).

HCM7044 gjeneron një sinjal periodik SYSREF prej 11.71875 MHz përmes lidhësit FMC.
IP JESD204C Intel FPGA është instaluar në modalitetin Duplex, por përdoret vetëm shtegu i marrësit.

Metodologjia e ndërveprimit
Seksioni vijues përshkruan objektivat e testit, procedurën dhe kriteret e kalimit. Testi mbulon fushat e mëposhtme:

• Shtresa e lidhjes së të dhënave të marrësit
• Shtresa e transportit të marrësit

Shtresa e lidhjes së të dhënave të marrësit
Kjo zonë testimi mbulon rastet e provës për shtrirjen e kokës së sinkronizimit (SHA) dhe shtrirjen e zgjeruar me shumë blloqe (EMBA).
Në fillimin e lidhjes, pas rivendosjes së marrësit, IP JESD204C Intel FPGA fillon të kërkojë rrjedhën e kokës së sinkronizimit që transmetohet nga pajisja. Regjistrat e mëposhtëm nga shtresa e lidhjes së të dhënave lexohen gjatë testimit, të shkruara në regjistër files, dhe verifikuar për kalimin e kritereve përmes skripteve TCL.

Informacione të Përafërta
F-tjegull JESD204C Udhëzues përdoruesi i Intel FPGA IP

Sinkronizimi i shtrirjes së kokës (SHA)
Tabela 1. Sinkronizimi i rasteve të testimit të shtrirjes së kokës

Rast Test	Objektiv	Përshkrimi	Kriteret e kalimit
SHA.1	Kontrolloni nëse Sync Header Lock është pohuar pas përfundimit të sekuencës së rivendosjes.	Sinjalet e mëposhtme lexohen nga regjistrat: CDR_Lock lexohet nga regjistri rx_status3 (0x8C). SH_Locked lexohet nga regjistri rx_status4 (0x90). jrx_sh_err_status lexohet nga regjistri rx_err_status (0x60).	CDR_Lock dhe SH_LOCK duhet të jenë të larta që korrespondon me numrin e korsive. jrx_sh_err_status duhet të jetë  Fushat e bitit në jrx_sh_err_status kontrollojnë për sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err dhe cdr_locked_err.
SHA.2	Kontrolloni statusin e kyçjes së kokës së sinkronizimit pasi të arrihet bllokimi i kokës së sinkronizimit (ose gjatë fazës së shtrirjes së zgjeruar me shumë bllokime) dhe të jetë i qëndrueshëm.	invalid_sync_header lexohet për statusin e kyçjes së kokës së sinkronizimit nga regjistri (0x60[8]).	Statusi invalid_sync_header duhet të jetë 0.

Shtrirja e zgjeruar me shumë blloqe (EMBA)

Tabela 2. Rastet e testimit të shtrirjes së shumëblloqeve të zgjeruara

Rast Test		Objektiv		Përshkrimi		Kriteret e kalimit
EMBA.1		Kontrolloni nëse Bllokimi i Zgjeruar i Shumëblloqeve është vendosur vetëm pas pohimit të Kyçjes së kokës së Sinkronizimit.		Sinjalet e mëposhtme lexohen përmes regjistrave:		Vlera EMB_Locked_1 duhet të jetë e barabartë me 1 që korrespondon me secilën korsi. EMB_Lock_err duhet të jetë 0.
	Rast Test		Objektiv		Përshkrimi		Kriteret e kalimit
					EMB_Locked_1 lexohet nga regjistri rx_status5 (0x94). EMB_Lock_err lexohet nga regjistri rx_err_status (0x60[19]).
	EMBA.2		Kontrolloni nëse statusi i Bllokimit të Zgjeruar me shumë bllok është i qëndrueshëm (pas kyçjes së zgjatur të shumëblloqeve ose derisa tamponi elastik të çlirohet) së bashku me asnjë shumëbllok të pavlefshëm.		invalid_eomb_eoemb lexohet nga regjistri rx_err_status (0x60[10:9]).		invalid_eomb_eoemb duhet të jetë "00".
	EMBA.3		Kontrolloni shtrirjen e korsisë.		Nga regjistrat lexohen vlerat e mëposhtme: elastic_buf_over_flow lexohet nga regjistri rx_err_status (0x60[20]). elastic_buf_full lexohet nga regjistri rx_status6 (0x98).		elastic_buf_over_flow duhet të jetë 0. Vlera elastic_buf_full duhet të jetë e barabartë me 1 që korrespondon me secilën korsi.

Shtresa e transportit të marrësit (TL)
Për të kontrolluar integritetin e të dhënave të rrjedhës së të dhënave të ngarkesës përmes marrësit (RX) JESD204C Intel FPGA IP dhe shtresës së transportit, ADC është konfiguruar në ramp/Modeli i testit PRBS. ADC është vendosur gjithashtu të funksionojë me të njëjtin konfigurim siç është vendosur në IP-në JESD204C Intel FPGA. RampKontrolluesi /PRBS në pëlhurën FPGA kontrollon ramp/ Integriteti i të dhënave PRBS për një minutë. Regjistri IP RX JESD204C Intel FPGA rx_err anketohet vazhdimisht për vlerë zero për një minutë.
Figura më poshtë tregon konfigurimin konceptual të testit për kontrollin e integritetit të të dhënave.

Figura 3. Kontrolli i integritetit të të dhënave duke përdorur Ramp/PRBS15 Kontrollues

Tabela 3. Rastet e provës së shtresës së transportit

Rast Test	Objektiv	Përshkrimi	Kriteret e kalimit
TL.1 TL	Kontrolloni hartën e shtresës së transportit të kanalit të të dhënave duke përdorur ramp model testimi.	Data_mode është vendosur në Ramp_mode. Sinjalet e mëposhtme lexohen përmes regjistrave: crc_err lexohet nga statusi rx_err (0x60[14]).  jrx_patchk_data_error lexohet nga regjistri tst_err0.	crc_err duhet të jetë i ulët për të kaluar. jrx_patchk_data_error duhet të jetë i ulët.
TL.2 TL	Kontrolloni hartën e shtresës së transportit të kanalit të të dhënave duke përdorur modelin e testit PRBS15.	Data_mode është vendosur në prbs_mode. Nga regjistrat lexohen vlerat e mëposhtme: crc_err lexohet nga statusi rx_err (0x60[14]). jrx_patchk_data_error lexohet nga regjistri tst_err0.	crc_err duhet të jetë i ulët për të kaluar. jrx_patchk_data_error duhet të jetë i ulët.

JESD204C Intel FPGA IP dhe konfigurimet ADC
Parametrat JESD204C Intel FPGA IP (L, M dhe F) në këtë blerje harduerike mbështeten në mënyrë origjinale nga pajisja AD9081. Shpejtësia e të dhënave të transmetuesit, sampora ling dhe parametrat e tjerë JESD204C përputhen me kushtet e funksionimit AD908D1.
Testimi i blerjes së harduerit zbaton IP-në JESD204C Intel FPGA me konfigurimin e parametrave të mëposhtëm.

Cilësimi global për të gjithë konfigurimin:

• E = 1
• CF = 0
• CS = 0
• Nënklasa = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Ora e menaxhimit të FPGA (MHz) = 100

Rezultatet e testit
Tabela e mëposhtme përmban rezultatet e mundshme dhe përkufizimin e tyre.

Tabela 4. Përkufizimi i rezultateve

Rezultati	Përkufizimi
KALOJE	Pajisja nën testim (DUT) u vu re se shfaqte sjellje konforme.
KALONI me komente	DUT u vu re se shfaqte sjellje konforme. Megjithatë, është përfshirë një shpjegim shtesë i situatës (p.shample: për shkak të kufizimeve kohore, u krye vetëm një pjesë e testimit).

Rezultati	Përkufizimi
DËSHTOJ	DUT u vu re të shfaqte sjellje jo konformuese.
Paralajmërim	DUT u vu re se shfaqte sjellje që nuk rekomandohet.
Referojuni komenteve	Nga vëzhgimet, një kalim ose dështim i vlefshëm nuk mund të përcaktohet. Përfshihet një shpjegim shtesë i situatës.

Tabela e mëposhtme tregon rezultatet për rastet e testimit SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 dhe TL.2 me vlerat përkatëse të L, M, F, shpejtësia e të dhënave, sampora ling, ora e lidhjes dhe frekuencat SYSREF.

Tabela 5. Rezultatet për rastet e testimit SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 dhe TL.2

Nr.	L	M	F	S	HD	E	N	NP	ADC SampOra ling (MHz)	Ora e pajisjes FPGA (MHz)	FPGA Ora e kornizës (MHz)	FPGA Lidhja e orës (MHz)	Shpejtësia e korsisë (Gbps)	Rezultati
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Kaloni

Komentet e rezultateve të testit
Në çdo rast testimi, IP RX JESD204C Intel FPGA vendos me sukses shtrirjen e kokës së sinkronizimit, shtrirjen e zgjeruar të shumëblloqeve dhe deri në fazën e të dhënave të përdoruesit.
Asnjë problem i integritetit të të dhënave nuk vërehet nga Ramp dhe kontrollues PRBS për konfigurimet JESD që mbulojnë të gjitha korsitë fizike, gjithashtu nuk vërehet kontrolli ciklik i tepricës (CRC) dhe gabimi i barazisë së komandës.
Gjatë cikleve të caktuara të rrymës, mund të shfaqet gabimi i vijës së korsisë me konfigurimet e parametrave. Për të shmangur këtë gabim, vlerat e kompensimit LEMC duhet të programohen ose mund ta automatizoni këtë me procedurën e fshirjes së kalibrimit. Për më shumë informacion mbi vlerat ligjore të kompensimit LEMC, referojuni Mekanizmit Tuning RBD në Udhëzuesin e Përdorimit të Pllakës F JESD204C IP.

Informacione të Përafërta
Mekanizmi i akordimit RBD

Përmbledhje
Ky raport tregon vërtetimin e ndërfaqes elektrike JESD204C Intel FPGA IP dhe PHY me pajisjen AD9081/9082 (R2 Silicon) deri në 24.75 Gbps për ADC. Konfigurimi i plotë dhe konfigurimi i harduerit tregohen për të siguruar besim në ndërveprimin dhe performancën e dy pajisjeve.

Historia e rishikimit të dokumentit për AN 927: JESD204C Intel FPGA IP dhe ADI AD9081 MxFE* Raporti i ndërveprimit ADC për pajisjet Intel Agilex F-Tile

Versioni i dokumentit	Ndryshimet
2022.04.25	Lëshimi fillestar.

AN 876: JESD204C Intel® FPGA IP dhe ADI AD9081 MxFE* ADC Raporti i ndërveprimit për pajisjet Intel® Agilex® F-Tile

Dokumentet / Burimet

raporti i ndërveprimit të intel JESD204C Intel FPGA IP dhe ADI AD9081 MxFE ADC [pdfUdhëzuesi i përdoruesit Raporti i ndërveprimit i JESD204C Intel FPGA IP dhe ADI AD9081 MxFE ADC, JESD204C, Intel FPGA IP dhe ADI AD9081 MxFE ADC Raporti i ndërveprimit

Referencat

• Manuali i Përdoruesit