JESD204C Intel FPGA IP და ADI AD9081 MxFE ADC თავსებადობის ანგარიში

პროდუქტის ინფორმაცია

პროდუქტი, რომელიც მითითებულია მომხმარებლის სახელმძღვანელოში, არის JESD204C Intel FPGA IP. ეს არის ტექნიკის კომპონენტი, რომელიც გამოიყენება Intel Agilex I-Series F-Tile Demo Board-თან და ADI AD9081-FMCA-EBZ EVM-თან ერთად. IP დაყენებულია Duplex რეჟიმში, მაგრამ გამოიყენება მხოლოდ მიმღების გზა. ის ქმნის 375 MHz ლინკ საათს და 375 MHz ჩარჩო საათს. ADC თავსებადობის ტესტისთვის ტექნიკის დაყენება ნაჩვენებია სურათზე 1. IP მოითხოვს SYSREF უზრუნველყოფას საათის გენერატორის მიერ, რომელიც აწვდის JESD204C Intel FPGA IP მოწყობილობის საათს.

პროდუქტის გამოყენების ინსტრუქცია

აპარატურის დაყენება
JESD204C Intel FPGA IP-ის გამოსაყენებლად ტექნიკის დასაყენებლად, მიჰყევით ამ ნაბიჯებს:

1. შეაერთეთ ADI AD9081-FMCA-EBZ EVM Intel Agilex I-სერიის F-Tile დემო დაფის FMC+ კონექტორთან.
2. დარწმუნდით, რომ SYSREF სიგნალი მოწოდებულია საათის გენერატორის მიერ, რომელიც აწვდის JESD204C Intel FPGA IP მოწყობილობის საათს.

სისტემის აღწერა
სისტემის დონის დიაგრამა გვიჩვენებს, თუ როგორ არის დაკავშირებული სხვადასხვა მოდული ამ დიზაინში. მასში შედის Intel Agilex-I F-Tile Demo Board, Intel Agilex F-Tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core და სხვადასხვა საათები და ინტერფეისები.

თავსებადობის მეთოდოლოგია
მიმღების მონაცემთა ბმული ფენა
ეს სატესტო ზონა მოიცავს სათაურის სინქრონიზაციის (SHA) და გაფართოებული მრავალბლოკის გასწორების (EMBA) ტესტის შემთხვევებს. JESD204C Intel FPGA IP კითხულობს რეგისტრებს მონაცემთა ბმულის ფენიდან ტესტის დროს, წერს მათ ჟურნალში files, და ამოწმებს მათ TCL სკრიპტების მეშვეობით კრიტერიუმების გავლისთვის.

JESD204C Intel® FPGA IP და ADI AD9081 MxFE* ADC თავსებადობის ანგარიში Intel® Agilex™ F-ფილების მოწყობილობებისთვის

JESD204C Intel® FPGA IP არის მაღალსიჩქარიანი წერტილიდან წერტილამდე სერიული ინტერფეისის ინტელექტუალური საკუთრება (IP).
JESD204C Intel FPGA IP ჩატარდა ტექნიკის ტესტირება რამდენიმე შერჩეული JESD204C თავსებადი ანალოგური ციფრულ გადამყვანთან (ADC) მოწყობილობებთან.
ეს ანგარიში ხაზს უსვამს JESD204C Intel FPGA IP-ის თავსებადობას AD9081 Mixed Signal Front End (MxFE*) შეფასების მოდულთან (EVM) Analog Devices Inc.-ისგან (ADI). შემდეგი სექციები აღწერს ტექნიკის შემოწმების მეთოდოლოგიას და ტესტის შედეგებს.

დაკავშირებული ინფორმაცია
F-tile JESD204C Intel FPGA IP მომხმარებლის სახელმძღვანელო

ტექნიკისა და პროგრამული უზრუნველყოფის მოთხოვნები
თავსებადობის ტესტი მოითხოვს შემდეგ აპარატურულ და პროგრამულ ინსტრუმენტებს: აპარატურა

• Intel Agilex™ I-სერიის F-ფილების დემო დაფა (AGIB027R29A1E2VR0) 12V კვების ადაპტერით
• ანალოგური მოწყობილობები (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D შეფასების საბჭო (Si5345-D-EVB)
• SMA მამრობითი SMP მამაკაცი
• SMP მამრობითი SMP კაბელი

პროგრამული უზრუნველყოფა

• Intel Quartus® Prime Pro Edition პროგრამული უზრუნველყოფის ვერსია 21.4
• AD9081_API ვერსია 1.1.0 ან უფრო ახალი (Linux აპლიკაცია, საჭიროა AD9081 EVM კონფიგურაციისთვის)

დაკავშირებული ინფორმაცია

• AD9081/AD9082 სისტემის განვითარების მომხმარებლის სახელმძღვანელო
• Skyworks Si5345-D შეფასების საბჭოს მომხმარებლის სახელმძღვანელო

აპარატურის დაყენება
JESD204C Intel FPGA IP ინსტანცირდება Duplex რეჟიმში, მაგრამ გამოიყენება მხოლოდ მიმღების გზა. FCLK_MULP =1, WIDTH_MULP = 8, S = 1, ძირითადი PLL წარმოქმნის 375 MHz ლინკ საათს და 375 MHz ჩარჩო საათს.
Intel Agilex I-სერიის F-Tile დემო დაფა გამოიყენება ADI AD9081-FMCA-EBZ EVM-თან ერთად, რომელიც დაკავშირებულია განვითარების დაფის FMC+ კონექტორთან. ADC თავსებადობის ტესტისთვის აპარატურის დაყენება ნაჩვენებია Hardware Setup ფიგურაში.- • AD9081-FMCA-EBZ EVM ენერგიას იღებს Intel Agilex I-სერიის F-Tile დემო დაფიდან FMC+ კონექტორის მეშვეობით.

• F-კრამიტის გადამცემი და JESD204C Intel FPGA IP ბირთვის PLL საცნობარო საათები მოწოდებულია Si5345-D-EVB-ით SMA-დან SMP კაბელის მეშვეობით. დააყენეთ MUX_DIP_SW0 მაღალზე Agilex-I F-Tile Demo Board-ზე, რათა დარწმუნდეთ, რომ U22 იღებს CLKIN1-ს, რომელიც დაკავშირებულია SMP კაბელთან.
• Si5345-D-EVB უზრუნველყოფს მითითებულ საათს HMC7044 პროგრამირებადი საათის გენერატორისთვის, რომელიც იმყოფება AD9081 EVM-ში SMP-დან SMP კაბელის მეშვეობით.
• JESD204C Intel FPGA IP ბირთვის მართვის საათი მოწოდებულია Silicon Labs Si5332 პროგრამირებადი საათის გენერატორის მიერ, რომელიც იმყოფება Intel Agilex I-სერიის F-კრამიტის დემო დაფაში.
• HMC7044 პროგრამირებადი საათის გენერატორი უზრუნველყოფს AD9081 მოწყობილობის საცნობარო საათს. AD9081 მოწყობილობაში არსებული ფაზაში ჩაკეტილი მარყუჟი (PLL) წარმოქმნის სასურველ ADC-ებსampling clock მოწყობილობის საცნობარო საათიდან.
• 1 ქვეკლასისთვის, HMC7044 საათის გენერატორი წარმოქმნის SYSREF სიგნალს AD9081 მოწყობილობისთვის და JESD204C Intel FPGA IP-სთვის FMC+ კონექტორის მეშვეობით.

არაte: Intel რეკომენდაციას უწევს SYSREF-ის მოწოდებას საათის გენერატორის მიერ, რომელიც აწვდის JESD204C Intel FPGA IP მოწყობილობის საათს.

სისტემის აღწერა

შემდეგი სისტემის დონის დიაგრამა გვიჩვენებს, თუ როგორ არის დაკავშირებული სხვადასხვა მოდული ამ დიზაინში.

სურათი 2. სისტემის დიაგრამა

შენიშვნები:

1. M არის გადამყვანების რაოდენობა.
2. S არის გადაცემული s-ების რაოდენობაamples თითო კონვერტორზე თითო ჩარჩოზე.
3. WIDTH_MULP არის მონაცემთა სიგანის მულტიპლიკატორი განაცხადის ფენასა და სატრანსპორტო ფენას შორის.
4. N არის კონვერტაციის ბიტების რაოდენობა თითო კონვერტორზე.
5. CS არის საკონტროლო ბიტების რაოდენობა თითო კონვერტაციაზე samples.

ამ კონფიგურაციაში, მაგample L = 8, M = 4 და F = 1, გადამცემის ზოლების მონაცემთა სიჩქარეა 24.75 გბიტი/წმ.
Si5332 OUT1 წარმოქმნის 100 MHz საათს mgmt_clk-მდე. Si5345-D-EVB წარმოქმნის ორი საათის სიხშირეს, 375 MHz და 100 MHz. 375 MHz მიეწოდება ჩაშენებულ მულტიპლექსერს Intel Agilex I-სერიის F-კრამიტის დემო დაფაში J19 SMA პორტის მეშვეობით. ჩაშენებული მულტიპლექსერის გამომავალი საათი მართავს F-კრამიტის გადამცემის საცნობარო საათს (refclk_xcvr) და JESD204C Intel FPGA IP ბირთვის PLL საცნობარო საათს (refclk_core). 100 MHz Si5345-D-EVB-დან დაკავშირებულია HMC7044 პროგრამირებადი საათის გენერატორთან, რომელიც იმყოფება AD9081 EVM-ში, როგორც საათის შეყვანა.
(EXT_HMCREF).

HCM7044 წარმოქმნის პერიოდულ SYSREF სიგნალს 11.71875 MHz სიხშირით FMC კონექტორის მეშვეობით.
JESD204C Intel FPGA IP ინსტანცირდება Duplex რეჟიმში, მაგრამ გამოიყენება მხოლოდ მიმღების გზა.

თავსებადობის მეთოდოლოგია
შემდეგი განყოფილება აღწერს ტესტის მიზნებს, პროცედურას და ჩაბარების კრიტერიუმებს. ტესტი მოიცავს შემდეგ სფეროებს:

• მიმღების მონაცემთა ბმული ფენა
• მიმღების სატრანსპორტო ფენა

მიმღების მონაცემთა ბმული ფენა
ეს სატესტო ზონა მოიცავს სათაურის სინქრონიზაციის (SHA) და გაფართოებული მრავალბლოკის გასწორების (EMBA) ტესტის შემთხვევებს.
ბმულის გაშვებისას, მიმღების გადატვირთვის შემდეგ, JESD204C Intel FPGA IP იწყებს სინქრონიზაციის სათაურის ნაკადის ძიებას, რომელიც გადაცემულია მოწყობილობის მიერ. შემდეგი რეგისტრები მონაცემთა ბმული ფენიდან იკითხება ტესტის დროს, იწერება ჟურნალში files, და დამოწმებულია TCL სკრიპტების მეშვეობით კრიტერიუმების გავლისთვის.

დაკავშირებული ინფორმაცია
F-tile JESD204C Intel FPGA IP მომხმარებლის სახელმძღვანელო

სათაურის გასწორების სინქრონიზაცია (SHA)
ცხრილი 1. სათაურის გასწორების ტესტის შემთხვევების სინქრონიზაცია

სატესტო საქმე	ობიექტური	აღწერა	გავლის კრიტერიუმები
SHA.1	შეამოწმეთ არის თუ არა Sync Header Lock დადასტურებული გადატვირთვის თანმიმდევრობის დასრულების შემდეგ.	შემდეგი სიგნალები იკითხება რეგისტრებიდან: CDR_Lock იკითხება rx_status3 (0x8C) რეესტრიდან. SH_Locked იკითხება rx_status4 (0x90) რეესტრიდან. jrx_sh_err_status იკითხება rx_err_status (0x60) რეესტრიდან.	CDR_Lock და SH_LOCK უნდა დაფიქსირდეს მაღალზე, რომელიც შეესაბამება ზოლების რაოდენობას. jrx_sh_err_status უნდა იყოს  ბიტის ველები jrx_sh_err_status-ში ამოწმებს sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err და cdr_locked_err.
SHA.2	შეამოწმეთ Sync Header Lock-ის სტატუსი სინქრონიზაციის სათაურის დაბლოკვის მიღწევის შემდეგ (ან გაფართოებული მრავალ ბლოკის გასწორების ფაზის დროს) და სტაბილური.	invalid_sync_header იკითხება Sync Header lock სტატუსისთვის რეესტრიდან (0x60[8]).	invalid_sync_header სტატუსი უნდა იყოს 0.

გაფართოებული მრავალბლოკის გასწორება (EMBA)

ცხრილი 2. გაფართოებული მრავალბლოკის გასწორების ტესტის შემთხვევები

სატესტო საქმე		ობიექტური		აღწერა		გავლის კრიტერიუმები
EMBA.1		შეამოწმეთ, არის თუ არა გაფართოებული მულტიბლოკის ჩაკეტვა დამტკიცებული მხოლოდ Sync Header Lock-ის მტკიცების შემდეგ.		შემდეგი სიგნალები იკითხება რეგისტრების საშუალებით:		EMB_Locked_1 მნიშვნელობა უნდა იყოს 1-ის ტოლი, რომელიც შეესაბამება თითოეულ ზოლს. EMB_Lock_err უნდა იყოს 0.
	სატესტო საქმე		ობიექტური		აღწერა		გავლის კრიტერიუმები
					EMB_Locked_1 იკითხება rx_status5 (0x94) რეესტრიდან. EMB_Lock_err იკითხება rx_err_status (0x60[19]) რეგისტრიდან.
	EMBA.2		შეამოწმეთ, არის თუ არა გაფართოებული მულტიბლოკის დაბლოკვის სტატუსი (მულტიბლოკის გახანგრძლივებული დაბლოკვის შემდეგ ან ელასტიური ბუფერის გათავისუფლებამდე) სტაბილური მულტიბლოკის გარეშე.		invalid_eomb_eoemb იკითხება rx_err_status (0x60[10:9]) რეგისტრიდან.		invalid_eomb_eoemb უნდა იყოს „00“.
	EMBA.3		შეამოწმეთ ზოლის გასწორება.		შემდეგი მნიშვნელობები იკითხება რეგისტრებიდან: elastic_buf_over_flow იკითხება rx_err_status (0x60[20]) რეგისტრიდან. elastic_buf_full იკითხება rx_status6 (0x98) რეესტრიდან.		elastic_buf_over_flow უნდა იყოს 0. elastic_buf_full მნიშვნელობა უნდა იყოს 1-ის ტოლი, რომელიც შეესაბამება თითოეულ ზოლს.

მიმღების სატრანსპორტო ფენა (TL)
მიმღების (RX) JESD204C Intel FPGA IP-ის და სატრანსპორტო ფენის მეშვეობით ტვირთამწეობის მონაცემთა ნაკადის მონაცემთა მთლიანობის შესამოწმებლად, ADC კონფიგურირებულია ramp/PRBS ტესტის ნიმუში. ADC ასევე დაყენებულია იმუშაოს იმავე კონფიგურაციით, როგორც მითითებულია JESD204C Intel FPGA IP-ში. რamp/PRBS გამშვები FPGA ქსოვილში ამოწმებს ramp/PRBS მონაცემთა მთლიანობა ერთი წუთის განმავლობაში. RX JESD204C Intel FPGA IP რეგისტრი rx_err გამოკითხულია განუწყვეტლივ ნულოვანი მნიშვნელობისთვის ერთი წუთის განმავლობაში.
ქვემოთ მოყვანილი სურათი გვიჩვენებს კონცეპტუალური ტესტის კონფიგურაციას მონაცემთა მთლიანობის შესამოწმებლად.

სურათი 3. მონაცემთა მთლიანობის შემოწმება R-ის გამოყენებითamp/PRBS15 Checker

ცხრილი 3. სატრანსპორტო ფენის ტესტის შემთხვევები

სატესტო საქმე	ობიექტური	აღწერა	გავლის კრიტერიუმები
ტლ.1	შეამოწმეთ მონაცემთა არხის სატრანსპორტო ფენის რუკა ramp ტესტის ნიმუში.	Data_mode დაყენებულია Ramp_ რეჟიმი. შემდეგი სიგნალები იკითხება რეგისტრების საშუალებით: crc_err იკითხება rx_err_status-დან (0x60[14]).  jrx_patchk_data_error იკითხება tst_err0 რეესტრიდან.	crc_err უნდა იყოს დაბალი გასავლელად. jrx_patchk_data_error დაბალი უნდა იყოს.
ტლ.2	შეამოწმეთ მონაცემთა არხის სატრანსპორტო ფენის რუკა PRBS15 ტესტის ნიმუშის გამოყენებით.	Data_mode დაყენებულია prbs_mode-ზე. შემდეგი მნიშვნელობები იკითხება რეგისტრებიდან: crc_err იკითხება rx_err_status-დან (0x60[14]). jrx_patchk_data_error იკითხება tst_err0 რეესტრიდან.	crc_err უნდა იყოს დაბალი გასავლელად. jrx_patchk_data_error დაბალი უნდა იყოს.

JESD204C Intel FPGA IP და ADC კონფიგურაციები
JESD204C Intel FPGA IP პარამეტრები (L, M, და F) ამ ტექნიკის შეკვეთაში მხარდაჭერილია AD9081 მოწყობილობის მიერ. გადამცემის მონაცემთა სიჩქარე, სampling საათი და სხვა JESD204C პარამეტრები შეესაბამება AD908D1 ოპერაციულ პირობებს.
ტექნიკის შეკვეთის ტესტირება ახორციელებს JESD204C Intel FPGA IP-ს შემდეგი პარამეტრის კონფიგურაციით.

გლობალური პარამეტრი ყველა კონფიგურაციისთვის:

• E = 1
• CF = 0
• CS = 0
• ქვეკლასი = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA მართვის საათი (MHz) = 100

ტესტის შედეგები
შემდეგი ცხრილი შეიცავს შესაძლო შედეგებს და მათ განმარტებას.

ცხრილი 4. შედეგების განმარტება

შედეგი	განმარტება
უღელტეხილზე	შემოწმებული მოწყობილობა (DUT) დაფიქსირდა შესაბამის ქცევაზე.
გაიარეთ კომენტარები	DUT დაფიქსირდა, რომ ავლენდა შესაბამის ქცევას. თუმცა, სიტუაციის დამატებითი ახსნა შედის (მაგample: დროის შეზღუდვის გამო, ჩატარდა ტესტირების მხოლოდ ნაწილი).

შედეგი	განმარტება
მარცხი	DUT დაფიქსირდა არათანმიმდევრული ქცევის გამოვლენაზე.
გაფრთხილება	დაფიქსირდა DUT ქცევის გამოვლენა, რომელიც არ არის რეკომენდებული.
იხილეთ კომენტარები	დაკვირვებით, სწორი გავლა ან წარუმატებლობა ვერ დადგინდა. მოყვება სიტუაციის დამატებითი ახსნა.

შემდეგი ცხრილი აჩვენებს შედეგებს სატესტო შემთხვევებისთვის SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 და TL.2 შესაბამისი მნიშვნელობებით L, M, F, მონაცემთა სიხშირე, სampling clock, link clock და SYSREF სიხშირეები.

ცხრილი 5. შედეგი სატესტო შემთხვევებისთვის SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 და TL.2

არა.	L	M	F	S	HD	E	N	NP	ADC Sampლინგის საათი (MHz)	FPGA მოწყობილობის საათი (MHz)	FPGA კადრების საათი (MHz)	FPGA ბმული საათი (MHz)	ზოლის სიხშირე (Gbps)	შედეგი
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	საშვი

ტესტის შედეგების კომენტარები
თითოეულ სატესტო შემთხვევაში, RX JESD204C Intel FPGA IP წარმატებით ადგენს სათაურის სინქრონიზაციის გასწორებას, გაფართოებულ მრავალბლოკის გასწორებას და მომხმარებლის მონაცემების ფაზამდე.
მონაცემთა მთლიანობის პრობლემა არ შეინიშნება Ramp და PRBS გამშვები JESD კონფიგურაციისთვის, რომელიც მოიცავს ყველა ფიზიკურ ზოლს, ასევე არ შეინიშნება ციკლური სიჭარბის შემოწმება (CRC) და ბრძანების პარიტეტის შეცდომა.
გარკვეული დენის ციკლების დროს შეიძლება გამოჩნდეს ზოლის გადახრის შეცდომა პარამეტრის კონფიგურაციებთან დაკავშირებით. ამ შეცდომის თავიდან აცილების მიზნით, LEMC ოფსეტური მნიშვნელობები უნდა იყოს დაპროგრამებული, ან შეგიძლიათ ამის ავტომატიზირება კალიბრაციის გაწმენდის პროცედურის საშუალებით. დამატებითი ინფორმაციისთვის LEMC ოფსეტის იურიდიული მნიშვნელობების შესახებ, იხილეთ RBD ტუნინგ მექანიზმი F-ფილა JESD204C IP მომხმარებლის სახელმძღვანელოში.

დაკავშირებული ინფორმაცია
RBD Tuning მექანიზმი

რეზიუმე
ეს ანგარიში აჩვენებს JESD204C Intel FPGA IP-ს და PHY ელექტრული ინტერფეისის ვალიდაციას AD9081/9082 (R2 სილიკონის) მოწყობილობასთან 24.75 გბ/წმ-მდე ADC-სთვის. ნაჩვენებია სრული კონფიგურაცია და აპარატურის დაყენება, რათა უზრუნველყოს ნდობა ორი მოწყობილობის თავსებადობასა და შესრულებაში.

დოკუმენტის შესწორების ისტორია AN 927-ისთვის: JESD204C Intel FPGA IP და ADI AD9081 MxFE* ADC თავსებადობის ანგარიში Intel Agilex F-Tile მოწყობილობებისთვის

დოკუმენტის ვერსია	ცვლილებები
2022.04.25	თავდაპირველი გამოშვება.

AN 876: JESD204C Intel® FPGA IP და ADI AD9081 MxFE* ADC თავსებადობის ანგარიში Intel® Agilex® F-Tile მოწყობილობებისთვის

დოკუმენტები / რესურსები

intel JESD204C Intel FPGA IP და ADI AD9081 MxFE ADC თავსებადობის ანგარიში [pdf] მომხმარებლის სახელმძღვანელო JESD204C Intel FPGA IP და ADI AD9081 MxFE ADC თავსებადობის ანგარიში, JESD204C, Intel FPGA IP და ADI AD9081 MxFE ADC თავსებადობის ანგარიში

ცნობები

• მომხმარებლის სახელმძღვანელო