Správa o interoperabilite JESD204C Intel FPGA IP a ADI AD9081 MxFE ADC

Informácie o produkte

Produkt uvedený v používateľskej príručke je JESD204C Intel FPGA IP. Ide o hardvérový komponent, ktorý sa používa v spojení s ukážkovou doskou Intel Agilex I-Series F-Tile a ADI AD9081-FMCA-EBZ EVM. IP sa vytvára v duplexnom režime, ale využíva sa iba cesta prijímača. Generuje 375 MHz link clock a 375 MHz frame clock. Nastavenie hardvéru pre test interoperability ADC je znázornené na obrázku 1. IP vyžaduje, aby SYSREF poskytol generátor hodín, ktorý je zdrojom hodín JESD204C Intel FPGA IP zariadenia.

Návod na použitie produktu

Nastavenie hardvéru
Ak chcete nastaviť hardvér na používanie JESD204C Intel FPGA IP, postupujte podľa týchto krokov:

1. Pripojte ADI AD9081-FMCA-EBZ EVM ku konektoru FMC+ demonštračnej dosky Intel Agilex I-Series F-Tile.
2. Uistite sa, že signál SYSREF poskytuje generátor hodín, ktorý je zdrojom hodín zariadenia JESD204C Intel FPGA IP.

Popis systému
Diagram na úrovni systému ukazuje, ako sú v tomto dizajne pripojené rôzne moduly. Obsahuje ukážkovú dosku Intel Agilex-I F-tile, zariadenie Intel Agilex F, RTL najvyššej úrovne, systém návrhára platformy, generátor vzorov, kontrolu vzorov, duplexné IP jadro F-Tile JESD204C a rôzne hodiny a rozhrania.

Metodológia interoperability
Vrstva dátového spojenia prijímača
Táto testovacia oblasť pokrýva testovacie prípady zarovnania hlavičky synchronizácie (SHA) a rozšíreného zarovnania viacerých blokov (EMBA). JESD204C Intel FPGA IP číta registre z vrstvy dátového spojenia počas testu a zapisuje ich do log files a overuje ich pre odovzdávanie kritérií prostredníctvom skriptov TCL.

JESD204C Správa o interoperabilite Intel® FPGA IP a ADI AD9081 MxFE* ADC pre zariadenia Intel® Agilex™ F-tile

JESD204C Intel® FPGA IP je vysokorýchlostné point-to-point sériové rozhranie duševného vlastníctva (IP).
JESD204C Intel FPGA IP bol hardvérovo testovaný s niekoľkými vybranými zariadeniami s analógovo-digitálnym prevodníkom (ADC) kompatibilným s JESD204C.
Táto správa zdôrazňuje interoperabilitu JESD204C Intel FPGA IP s vyhodnocovacím modulom AD9081 Mixed Signal Front End (MxFE*) (EVM) od Analog Devices Inc. (ADI). Nasledujúce časti popisujú metodiku kontroly hardvéru a výsledky testov.

Súvisiace informácie
F-tile JESD204C Intel FPGA IP Užívateľská príručka

Hardvérové ​​a softvérové ​​požiadavky
Test interoperability vyžaduje nasledujúce hardvérové ​​a softvérové ​​nástroje: Hardvér

• Ukážková doska Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) s 12V napájacím adaptérom
• Analógové zariadenia (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Hodnotiaca doska Skywork Si5345-D (Si5345-D-EVB)
• SMA samec na SMP samca
• Kábel SMP samec na SMP

softvér

• Softvér Intel Quartus® Prime Pro Edition verzie 21.4
• AD9081_API verzia 1.1.0 alebo novšia (aplikácia Linux, potrebná na konfiguráciu AD9081 EVM)

Súvisiace informácie

• Používateľská príručka vývoja systému AD9081/AD9082
• Užívateľská príručka hodnotiacej rady Skyworks Si5345-D

Nastavenie hardvéru
JESD204C Intel FPGA IP sa vytvára v duplexnom režime, ale používa sa iba cesta prijímača. Pre FCLK_MULP = 1, WIDTH_MULP = 8, S = 1 jadro PLL generuje 375 MHz spojovacie hodiny a 375 MHz rámcové hodiny.
Ukážková doska Intel Agilex I-Series F-Tile sa používa s ADI AD9081-FMCA-EBZ EVM pripojeným ku konektoru FMC+ na vývojovej doske. Nastavenie hardvéru pre test interoperability ADC je znázornené na obrázku Nastavenie hardvéru.- • AD9081-FMCA-EBZ EVM získava napájanie z ukážkovej dosky Intel Agilex I-Series F-Tile cez konektor FMC+.

• F-tile transceiver a JESD204C Intel FPGA IP jadro PLL referenčné hodiny dodáva Si5345-D-EVB cez SMA na SMP kábel. Nastavte MUX_DIP_SW0 na vysokú hodnotu na Agilex-I F-Tile Demo Board, aby ste sa uistili, že U22 prijíma CLKIN1, ktorý je pripojený ku káblu SMP.
• Si5345-D-EVB poskytuje referenčné hodiny pre programovateľný generátor hodín HMC7044 prítomný v AD9081 EVM cez kábel SMP na SMP.
• Riadiace hodiny pre jadro JESD204C Intel FPGA IP dodáva generátor programovateľných hodín Silicon Labs Si5332, ktorý je súčasťou demonštračnej dosky Intel Agilex I-Series F-tile.
• Generátor programovateľných hodín HMC7044 poskytuje referenčné hodiny zariadenia AD9081. Slučka fázového závesu (PLL) prítomná v zariadení AD9081 generuje požadované ADCampling clock z referenčných hodín zariadenia.
• Pre podtriedu 1 generuje generátor hodín HMC7044 signál SYSREF pre zariadenie AD9081 a pre JESD204C Intel FPGA IP cez konektor FMC+.

Niete: Spoločnosť Intel odporúča, aby SYSREF poskytoval generátor hodín, ktorý je zdrojom hodín JESD204C Intel FPGA IP zariadenia.

Popis systému

Nasledujúci diagram na úrovni systému ukazuje, ako sú rôzne moduly pripojené v tomto dizajne.

Obrázok 2. Systémový diagram

Poznámky:

1. M je počet konvertorov.
2. S je počet prenesených samples na prevodník na snímku.
3. WIDTH_MULP je multiplikátor šírky údajov medzi aplikačnou vrstvou a transportnou vrstvou.
4. N je počet konverzných bitov na prevodník.
5. CS je počet riadiacich bitov na konverziu samples.

V tomto nastavení naprample L = 8, M = 4 a F = 1, dátová rýchlosť pruhov transceivera je 24.75 Gbps.
Si5332 OUT1 generuje 100 MHz hodiny na mgmt_clk. Si5345-D-EVB generuje dve taktovacie frekvencie, 375 MHz a 100 MHz. Frekvencia 375 MHz sa dodáva do vstavaného multiplexora v demo doske Intel Agilex I-Series F-tile cez port J19 SMA. Výstupné hodiny vstavaného multiplexora riadia referenčné hodiny vysielača/prijímača (refclk_xcvr) a JESD204C Intel FPGA IP jadro PLL referenčné hodiny (refclk_core). 100 MHz zo Si5345-D-EVB je pripojený k programovateľnému hodinovému generátoru HMC7044 prítomnému v AD9081 EVM ako hodinový vstup
(EXT_HMCREF).

HCM7044 generuje periodický signál SYSREF 11.71875 MHz cez konektor FMC.
JESD204C Intel FPGA IP sa vytvára v duplexnom režime, ale používa sa iba cesta prijímača.

Metodológia interoperability
Nasledujúca časť popisuje ciele testu, postup a kritériá na úspešné absolvovanie testu. Test zahŕňa tieto oblasti:

• Vrstva dátového spojenia prijímača
• Transportná vrstva prijímača

Vrstva dátového spojenia prijímača
Táto testovacia oblasť pokrýva testovacie prípady zarovnania hlavičky synchronizácie (SHA) a rozšíreného zarovnania viacerých blokov (EMBA).
Pri spustení spojenia, po resetovaní prijímača, JESD204C Intel FPGA IP začne hľadať tok synchronizačnej hlavičky, ktorý prenáša zariadenie. Nasledujúce registre z vrstvy dátového spojenia sa načítajú počas testu a zapíšu sa do protokolu files a overené na prechod kritérií prostredníctvom skriptov TCL.

Súvisiace informácie
F-tile JESD204C Intel FPGA IP Užívateľská príručka

Synchronizácia zarovnania hlavičky (SHA)
Tabuľka 1. Testovacie prípady zarovnania synchronizačnej hlavičky

Testovací prípad	Cieľ	Popis	Kritériá absolvovania
SHA.1	Skontrolujte, či je po dokončení sekvencie resetovania aktivovaná funkcia Sync Header Lock.	Nasledujúce signály sa čítajú z registrov: CDR_Lock sa číta z registra rx_status3 (0x8C). SH_Locked sa číta z registra rx_status4 (0x90). jrx_sh_err_status sa číta z registra rx_err_status (0x60).	CDR_Lock a SH_LOCK by mali byť nastavené na vysokú hodnotu zodpovedajúcu počtu jazdných pruhov. jrx_sh_err_status by mal byť  Bitové polia v jrx_sh_err_status kontrolujú sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err a cdr_locked_err.
SHA.2	Skontrolujte stav uzamknutia synchronizačnej hlavičky po dosiahnutí uzamknutia synchronizačnej hlavičky (alebo počas fázy rozšíreného zarovnania viacerých blokov) a stabilný.	invalid_sync_header sa číta pre stav uzamknutia synchronizačnej hlavičky z registra (0x60[8]).	stav invalid_sync_header by mal byť 0.

Rozšírené zarovnanie viacerých blokov (EMBA)

Tabuľka 2. Testovacie prípady rozšíreného multiblokového zarovnania

Testovací prípad		Cieľ		Popis		Kritériá absolvovania
EMBA.1		Skontrolujte, či sa rozšírený zámok viacerých blokov aktivuje až po aktivácii zámku synchronizačnej hlavičky.		Nasledujúce signály sa čítajú cez registre:		Hodnota EMB_Locked_1 by sa mala rovnať 1 zodpovedajúcej každému pruhu. EMB_Lock_err by mala byť 0.
	Testovací prípad		Cieľ		Popis		Kritériá absolvovania
					EMB_Locked_1 sa číta z registra rx_status5 (0x94). EMB_Lock_err sa číta z registra rx_err_status (0x60[19]).
	EMBA.2		Skontrolujte, či je stav rozšíreného blokovania multibloku stabilný (po rozšírenom blokovaní multibloku alebo kým sa neuvoľní pružná vyrovnávacia pamäť) a či nie je žiadny neplatný multiblok.		invalid_eomb_eoemb sa načíta z registra rx_err_status (0x60[10:9]).		invalid_eomb_eoemb by mal byť „00“.
	EMBA.3		Skontrolujte zarovnanie jazdných pruhov.		Nasledujúce hodnoty sa čítajú z registrov: elastic_buf_over_flow sa číta z registra rx_err_status (0x60[20]). elastic_buf_full sa číta z registra rx_status6 (0x98).		elastic_buf_over_flow by malo byť 0. Hodnota elastic_buf_full by sa mala rovnať 1 zodpovedajúcej každému pruhu.

Transportná vrstva prijímača (TL)
Na kontrolu integrity dát dátového toku dát cez prijímač (RX) JESD204C Intel FPGA IP a transportnú vrstvu je ADC nakonfigurovaný na ramp/PRBS testovací vzor. ADC je tiež nastavený tak, aby fungoval s rovnakou konfiguráciou, aká je nastavená v JESD204C Intel FPGA IP. ramp/PRBS checker v FPGA látke kontroluje ramp/PRBS integrita údajov na jednu minútu. V registri rx_err Intel FPGA IP RX JESD204C sa nepretržite požaduje nulová hodnota počas jednej minúty.
Na obrázku nižšie je znázornené nastavenie koncepčného testu na kontrolu integrity údajov.

Obrázok 3. Kontrola integrity údajov pomocou Ramp/PRBS15 Kontrola

Tabuľka 3. Testovacie prípady transportnej vrstvy

Testovací prípad	Cieľ	Popis	Kritériá absolvovania
1 TL	Skontrolujte mapovanie transportnej vrstvy dátového kanála pomocou ramp skúšobný vzor.	Data_mode je nastavený na Ramp_mode. Nasledujúce signály sa čítajú cez registre: crc_err sa číta zo stavu rx_err_status (0x60[14]).  jrx_patchk_data_error sa číta z registra tst_err0.	crc_err by mal byť nízky, aby prešiel. jrx_patchk_data_error by mala byť nízka.
2 TL	Skontrolujte mapovanie transportnej vrstvy dátového kanála pomocou testovacieho vzoru PRBS15.	Data_mode je nastavený na prbs_mode. Nasledujúce hodnoty sa čítajú z registrov: crc_err sa číta zo stavu rx_err_status (0x60[14]). jrx_patchk_data_error sa číta z registra tst_err0.	crc_err by mal byť nízky, aby prešiel. jrx_patchk_data_error by mala byť nízka.

JESD204C Intel FPGA IP a ADC konfigurácie
Parametre IP JESD204C Intel FPGA (L, M a F) v tejto hardvérovej pokladni sú natívne podporované zariadením AD9081. Rýchlosť prenosu dát transceivera, sampling clock a ďalšie parametre JESD204C zodpovedajú prevádzkovým podmienkam AD908D1.
Testovanie hardvérovej pokladne implementuje JESD204C Intel FPGA IP s nasledujúcou konfiguráciou parametrov.

Globálne nastavenie pre všetky konfigurácie:

• E = 1
• CF = 0
• CS = 0
• Podtrieda = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA Management Clock (MHz) = 100

Výsledky testov
Nasledujúca tabuľka obsahuje možné výsledky a ich definíciu.

Tabuľka 4. Definícia výsledkov

Výsledok	Definícia
PASS	Bolo pozorované, že testované zariadenie (DUT) vykazuje zhodné správanie.
PASS s komentármi	Pozorovalo sa, že DUT vykazuje zhodné správanie. Je však zahrnuté dodatočné vysvetlenie situácie (naprample: kvôli časovým obmedzeniam bola vykonaná len časť testovania).

Výsledok	Definícia
FAIL	Pozorovalo sa, že DUT vykazuje nekonformné správanie.
POZOR	Pozorovalo sa, že DUT vykazuje správanie, ktoré sa neodporúča.
Pozrite si komentáre	Z pozorovaní nebolo možné určiť platné vyhovenie alebo nevyhovenie. Súčasťou je dodatočné vysvetlenie situácie.

Nasledujúca tabuľka zobrazuje výsledky pre testovacie prípady SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 a TL.2 s príslušnými hodnotami L, M, F, dátovou rýchlosťou, sampling clock, link clock a SYSREF frekvencie.

Tabuľka 5. Výsledok pre testovacie prípady SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 a TL.2

Nie	L	M	F	S	HD	E	N	NP	ADC Samphodiny ling (MHz)	Hodiny zariadenia FPGA (MHz)	FPGA Frame Clock (MHz)	FPGA Link Clock (MHz)	Rýchlosť jazdných pruhov (Gbps)	Výsledok
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Pass

Komentáre k výsledkom testu
V každom testovacom prípade RX JESD204C Intel FPGA IP úspešne vytvorí zarovnanie hlavičiek synchronizácie, rozšírené zarovnanie viacerých blokov a až do fázy používateľských údajov.
Žiadny problém s integritou údajov nepozoroval Ramp a PRBS checker pre konfigurácie JESD pokrývajúce všetky fyzické pruhy, tiež nie je pozorovaná žiadna kontrola cyklickej redundancie (CRC) a chyba parity príkazov.
Počas určitých cyklov napájania sa pri konfiguráciách parametrov môže objaviť chyba vyrovnania jazdného pruhu. Aby ste sa vyhli tejto chybe, mali by sa naprogramovať hodnoty posunu LEMC alebo to môžete zautomatizovať pomocou postupu kalibrácie. Ďalšie informácie o zákonných hodnotách offsetu LEMC nájdete v časti Mechanizmus ladenia RBD v používateľskej príručke F-tile JESD204C IP.

Súvisiace informácie
Ladiaci mechanizmus RBD

Zhrnutie
Táto správa zobrazuje overenie JESD204C Intel FPGA IP a PHY elektrického rozhrania so zariadením AD9081/9082 (R2 Silicon) až do 24.75 Gbps pre ADC. Kompletná konfigurácia a nastavenie hardvéru poskytujú dôveru v interoperabilitu a výkon týchto dvoch zariadení.

História revízií dokumentu pre AN 927: JESD204C Intel FPGA IP a ADI AD9081 MxFE* Správa o interoperabilite ADC pre zariadenia Intel Agilex F-Tile

Verzia dokumentu	Zmeny
2022.04.25	Prvotné uvoľnenie.

AN 876: JESD204C Intel® FPGA IP a ADI AD9081 MxFE* Správa o interoperabilite ADC pre zariadenia Intel® Agilex® F-Tile

Dokumenty / zdroje

Intel JESD204C Správa o interoperabilite Intel FPGA IP a ADI AD9081 MxFE ADC [pdf] Používateľská príručka Správa o interoperabilite JESD204C Intel FPGA IP a ADI AD9081 MxFE ADC, správa o interoperabilite JESD204C, Intel FPGA IP a ADI AD9081 MxFE ADC

Referencie

• Používateľská príručka