JESD204C Intel FPGA IP 및 ADI AD9081 MxFE ADC 상호 운용성 보고서
제품 정보
사용자 매뉴얼에 언급된 제품은 JESD204C Intel FPGA IP입니다. Intel Agilex I-시리즈 F-타일 데모 보드 및 ADI AD9081-FMCA-EBZ EVM과 함께 사용되는 하드웨어 구성 요소입니다. IP는 이중 모드에서 인스턴스화되지만 수신자 경로만 활용됩니다. 375MHz 링크 클록과 375MHz 프레임 클록을 생성합니다. ADC 상호 운용성 테스트를 위한 하드웨어 설정은 그림 1에 나와 있습니다. IP를 사용하려면 JESD204C Intel FPGA IP 장치 클럭을 소싱하는 클럭 생성기에서 제공하는 SYSREF가 필요합니다.
제품 사용 지침
하드웨어 설정
JESD204C Intel FPGA IP를 사용하기 위해 하드웨어를 설정하려면 다음 단계를 따르십시오.
- ADI AD9081-FMCA-EBZ EVM을 Intel Agilex I-시리즈 F-Tile 데모 보드의 FMC+ 커넥터에 연결합니다.
- JESD204C Intel FPGA IP 장치 클록을 소스하는 클록 생성기가 SYSREF 신호를 제공하는지 확인하십시오.
시스템 설명
시스템 수준 다이어그램은 이 설계에서 다양한 모듈이 어떻게 연결되어 있는지 보여줍니다. 여기에는 Intel Agilex-I F-타일 데모 보드, Intel Agilex F-타일 장치, 최상위 RTL, 플랫폼 디자이너 시스템, 패턴 생성기, 패턴 검사기, F-Tile JESD204C 이중 IP 코어 및 다양한 클럭과 인터페이스가 포함됩니다.
상호 운용성 방법론
수신기 데이터 링크 계층
이 테스트 영역에서는 SHA(동기화 헤더 정렬) 및 EMBA(확장 다중 블록 정렬)에 대한 테스트 사례를 다룹니다. JESD204C Intel FPGA IP는 테스트 중에 데이터 링크 계층에서 레지스터를 읽고 이를 로그에 씁니다. files를 확인하고 TCL 스크립트를 통해 기준을 전달하기 위해 이를 확인합니다.
인텔® Agilex™ F-타일 장치에 대한 JESD204C 인텔® FPGA IP 및 ADI AD9081 MxFE* ADC 상호 운용성 보고서
JESD204C Intel® FPGA IP는 고속 지점 간 직렬 인터페이스 지적 재산(IP)입니다.
JESD204C Intel FPGA IP는 선택된 여러 JESD204C 호환 아날로그-디지털 변환기(ADC) 장치를 사용하여 하드웨어 테스트를 거쳤습니다.
이 보고서는 Analog Devices Inc.(ADI)의 AD204 혼합 신호 프런트 엔드(MxFE*) 평가 모듈(EVM)과 JESD9081C Intel FPGA IP의 상호 운용성을 강조합니다. 다음 섹션에서는 하드웨어 체크아웃 방법과 테스트 결과를 설명합니다.
관련 정보
F-tile JESD204C Intel FPGA IP 사용자 가이드
하드웨어 및 소프트웨어 요구 사항
상호 운용성 테스트에는 다음 하드웨어 및 소프트웨어 도구가 필요합니다. 하드웨어
- 027V 전원 어댑터가 포함된 Intel Agilex™ I-시리즈 F-타일 데모 보드(AGIB29R1A2E0VR12)
- Analog Devices(ADI) AD9081 MxFE* EVM(AD9081-FMCA-EBZ, Rev C)
- Skywork Si5345-D 평가 보드(Si5345-D-EVB)
- SMA 수-SMP 수
- SMP 수-SMP 케이블
소프트웨어
- Intel Quartus® Prime Pro Edition 소프트웨어 버전 21.4
- AD9081_API 버전 1.1.0 이상(Linux 애플리케이션, AD9081 EVM 구성에 필요)
관련 정보
- AD9081/AD9082 시스템 개발 사용자 가이드
- Skyworks Si5345-D 평가 보드 사용자 가이드
하드웨어 설정
JESD204C Intel FPGA IP는 이중 모드에서 인스턴스화되지만 수신기 경로만 사용됩니다. FCLK_MULP=1, WIDTH_MULP=8, S=1인 경우 코어 PLL은 375MHz 링크 클록과 375MHz 프레임 클록을 생성합니다.
Intel Agilex I-시리즈 F-Tile 데모 보드는 개발 보드의 FMC+ 커넥터에 연결된 ADI AD9081-FMCA-EBZ EVM과 함께 사용됩니다. ADC 상호 운용성 테스트를 위한 하드웨어 설정은 하드웨어 설정 그림에 나와 있습니다.- • AD9081-FMCA-EBZ EVM은 FMC+ 커넥터를 통해 Intel Agilex I-시리즈 F-타일 데모 보드에서 전원을 공급받습니다.
- F-타일 트랜시버와 JESD204C Intel FPGA IP 코어 PLL 참조 클럭은 Si5345-D-EVB에서 SMA-SMP 케이블을 통해 공급됩니다. Agilex-I F-Tile 데모 보드에서 MUX_DIP_SW0을 높게 설정하여 U22가 SMP 케이블에 연결된 CLKIN1을 사용하는지 확인하세요.
- Si5345-D-EVB는 SMP-SMP 케이블을 통해 AD7044 EVM에 있는 HMC9081 프로그래밍 가능 클록 생성기에 참조 클록을 제공합니다.
- JESD204C Intel FPGA IP 코어용 관리 클록은 Intel Agilex I-시리즈 F-타일 데모 보드에 있는 Silicon Labs Si5332 프로그래밍 가능 클록 생성기에 의해 제공됩니다.
- HMC7044 프로그래밍 가능 클록 생성기는 AD9081 장치 참조 클록을 제공합니다. AD9081 장치에 있는 PLL(위상 고정 루프)은 원하는 ADC를 생성합니다.amp장치 참조 클록에서 링 클록.
- 하위 클래스 1의 경우 HMC7044 클록 생성기는 FMC+ 커넥터를 통해 AD9081 장치 및 JESD204C Intel FPGA IP에 대한 SYSREF 신호를 생성합니다.
아니요te: 인텔에서는 JESD204C 인텔 FPGA IP 장치 클록을 소스하는 클록 생성기가 SYSREF를 제공할 것을 권장합니다.
시스템 설명
다음 시스템 수준 다이어그램은 이 설계에서 다양한 모듈이 연결되는 방식을 보여줍니다.
그림 2. 시스템 다이어그램 
노트:
- M은 변환기의 수입니다.
- S는 전송된 s의 수입니다.amp프레임당 변환기당 파일 수입니다.
- WIDTH_MULP는 애플리케이션 계층과 전송 계층 간의 데이터 너비 승수입니다.
- N은 변환기당 변환 비트 수입니다.
- CS는 변환당 제어 비트 수입니다.amp레.
이 설정에서 예를 들어ampL = 8, M = 4, F = 1인 경우 트랜시버 레인의 데이터 속도는 24.75Gbps입니다.
Si5332 OUT1은 mgmt_clk에 100MHz 클록을 생성합니다. Si5345-D-EVB는 375MHz와 100MHz의 두 가지 클록 주파수를 생성합니다. 375MHz는 J19 SMA 포트를 통해 Intel Agilex I 시리즈 F 타일 데모 보드의 내장형 멀티플렉서에 공급됩니다. 임베디드 멀티플렉서의 출력 클록은 F 타일 트랜시버 참조 클록(refclk_xcvr) 및 JESD204C Intel FPGA IP 코어 PLL 참조 클록(refclk_core)을 구동합니다. Si100-D-EVB의 5345MHz는 클록 입력으로 AD7044 EVM에 있는 HMC9081 프로그래밍 가능 클록 생성기에 연결됩니다.
(EXT_HMCREF).
HCM7044는 FMC 커넥터를 통해 11.71875MHz의 주기적인 SYSREF 신호를 생성합니다.
JESD204C Intel FPGA IP는 이중 모드에서 인스턴스화되지만 수신기 경로만 사용됩니다.
상호 운용성 방법론
다음 섹션에서는 테스트 목표, 절차 및 통과 기준에 대해 설명합니다. 테스트에서는 다음 영역을 다룹니다.
- 수신기 데이터링크 계층
- 수신기 전송 계층
수신기 데이터 링크 계층
이 테스트 영역은 동기화 헤더 정렬(SHA) 및 확장 다중 블록 정렬(EMBA)에 대한 테스트 사례를 다룹니다.
링크 시작 시 수신기 재설정 후 JESD204C Intel FPGA IP는 장치에서 전송되는 동기화 헤더 스트림을 찾기 시작합니다. 테스트 중에 데이터 링크 계층의 다음 레지스터를 읽고 로그에 기록합니다. files 및 TCL 스크립트를 통해 기준 통과를 확인했습니다.
관련 정보
F-tile JESD204C Intel FPGA IP 사용자 가이드
동기화 헤더 정렬(SHA)
표 1. 동기화 헤더 정렬 테스트 사례
| 테스트 케이스 | 목적 | 설명 | 합격 기준 |
| SHA.1 | 재설정 시퀀스 완료 후 Sync Header Lock이 어설션되는지 확인하십시오. | 레지스터에서 다음 신호를 읽습니다.
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| SHA.2 | 동기화 헤더 잠금이 달성된 후(또는 확장된 다중 블록 정렬 단계 동안) 안정적인 동기화 헤더 잠금 상태를 확인합니다. | 레지스터(0x60[8])에서 동기화 헤더 잠금 상태에 대해 invalid_sync_header를 읽습니다. | invalid_sync_header 상태는 0이어야 합니다. |
EMBA(확장 다중 블록 정렬)
표 2. 확장된 다중 블록 정렬 테스트 사례
| 테스트 케이스 | 목적 | 설명 | 합격 기준 | |||||
| 엠바.1 | Extended Multiblock Lock이 Sync Header Lock의 어설션 이후에만 어설션되는지 확인하십시오. | 레지스터를 통해 다음 신호를 읽습니다. |
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| 테스트 케이스 | 목적 | 설명 | 합격 기준 | |||||
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| 엠바.2 | Extended Multiblock Lock 상태가 안정적인지(extended multiblock lock 후 또는 탄력적 버퍼가 해제될 때까지) 유효하지 않은 멀티 블록이 없는지 확인합니다. | valid_eomb_eoemb는 rx_err_status(0x60[10:9]) 레지스터에서 읽혀집니다. | valid_eomb_eoemb는 "00"이어야 합니다. | |||||
| 엠바.3 | 차선 정렬을 확인하십시오. | 레지스터에서 다음 값을 읽습니다.
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TL(수신기 전송 계층)
수신기(RX) JESD204C Intel FPGA IP 및 전송 계층을 통해 페이로드 데이터 스트림의 데이터 무결성을 확인하기 위해 ADC는 r로 구성됩니다.amp/PRBS 테스트 패턴. ADC도 JESD204C Intel FPGA IP에 설정된 것과 동일한 구성으로 작동하도록 설정됩니다. rampFPGA 패브릭의 /PRBS 검사기는 r을 확인합니다.amp204분 동안 /PRBS 데이터 무결성. RX JESDXNUMXC Intel FPGA IP 레지스터 rx_err은 XNUMX분 동안 XNUMX 값으로 지속적으로 폴링됩니다.
아래 그림은 데이터 무결성 검사를 위한 개념 테스트 설정을 보여줍니다.
그림 3. R을 사용한 데이터 무결성 검사amp/PRBS15 체커
표 3. 전송 계층 테스트 사례
| 테스트 케이스 | 목적 | 설명 | 합격 기준 |
| TL.1 | r을 사용하여 데이터 채널의 전송 계층 매핑을 확인합니다.amp 테스트 패턴. | Data_mode는 R로 설정됩니다.amp_방법.
레지스터를 통해 다음 신호를 읽습니다.
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| TL.2 | PRBS15 테스트 패턴을 사용하여 데이터 채널의 전송 계층 매핑을 확인하십시오. | Data_mode는 prbs_mode로 설정됩니다.
레지스터에서 다음 값을 읽습니다.
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JESD204C Intel FPGA IP 및 ADC 구성
이 하드웨어 체크아웃의 JESD204C 인텔 FPGA IP 매개변수(L, M 및 F)는 기본적으로 AD9081 장치에서 지원됩니다. 트랜시버 데이터 속도, samp링 클록 및 기타 JESD204C 매개변수는 AD908D1 작동 조건을 준수합니다.
하드웨어 체크아웃 테스트는 다음 매개변수 구성으로 JESD204C Intel FPGA IP를 구현합니다.
모든 구성에 대한 전역 설정:
- E = 1
- CF = 0
- C = 0
- 하위 클래스 = 1
- FCLK_MULP = 1
- WIDTH_MULP = 8
- SH_CONFIG = CRC-12
- FPGA 관리 클록(MHz) = 100
테스트 결과
다음 표에는 가능한 결과와 그 정의가 포함되어 있습니다.
표 4. 결과 정의
| 결과 | 정의 |
| 통과하다 | DUT(Device Under Test)가 준수 동작을 나타내는 것으로 관찰되었습니다. |
| 댓글로 통과 | DUT는 준수 동작을 나타내는 것으로 관찰되었습니다. 그러나 상황에 대한 추가 설명이 포함됩니다(예:ample: 시간 제한으로 인해 테스트의 일부만 수행되었습니다.) |
| 결과 | 정의 |
| 실패하다 | DUT는 부적합한 동작을 나타내는 것으로 관찰되었습니다. |
| 경고 | DUT가 권장되지 않는 동작을 나타내는 것으로 관찰되었습니다. |
| 댓글을 참고하세요 | 관찰 결과 유효한 합격 또는 불합격을 결정할 수 없었습니다. 상황에 대한 추가 설명이 포함되어 있습니다. |
다음 표는 각각 L, M, F, 데이터 속도, 에스amp링 클록, 링크 클록 및 SYSREF 주파수.
표 5. 테스트 사례 SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 및 TL.2의 결과
| 아니요. | L | M | F | S | HD | E | N | NP | 애드디씨
Samp링 클럭(MHz) |
FPGA 장치 클록(MHz) | FPGA
프레임 클록(MHz) |
FPGA
링크 클록(MHz) |
레인 속도(Gbps) | 결과 |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | 통과하다 |
테스트 결과 설명
각 테스트 사례에서 RX JESD204C Intel FPGA IP는 동기화 헤더 정렬, 확장된 다중 블록 정렬 및 사용자 데이터 단계까지 성공적으로 설정합니다.
R에서 데이터 무결성 문제가 관찰되지 않음amp 모든 물리적 레인을 포괄하는 JESD 구성용 PRBS 검사기, 순환 중복 검사(CRC) 및 명령 패리티 오류도 관찰되지 않습니다.
특정 전원을 껐다 켜는 동안 레인 디스큐 오류가 매개변수 구성과 함께 나타날 수 있습니다. 이 오류를 방지하려면 LEMC 오프셋 값을 프로그래밍하거나 교정 스윕 절차로 자동화할 수 있습니다. LEMC 오프셋의 법적 값에 대한 자세한 내용은 F-tile JESD204C IP 사용 설명서의 RBD 튜닝 메커니즘을 참조하십시오.
관련 정보
RBD 튜닝 메커니즘
요약
이 보고서는 ADC에 대해 최대 204Gbps의 AD9081/9082(R2 실리콘) 장치를 사용한 JESD24.75C Intel FPGA IP 및 PHY 전기 인터페이스의 검증을 보여줍니다. 두 장치의 상호 운용성과 성능에 대한 확신을 제공하기 위해 전체 구성 및 하드웨어 설정이 표시됩니다.
AN 927에 대한 문서 개정 내역: Intel Agilex F-Tile 장치에 대한 JESD204C Intel FPGA IP 및 ADI AD9081 MxFE* ADC 상호 운용성 보고서
| 문서 버전 | 변화 |
| 2022.04.25 | 최초 출시. |
AN 876: 인텔® Agilex® F-Tile 장치에 대한 JESD204C 인텔® FPGA IP 및 ADI AD9081 MxFE* ADC 상호 운용성 보고서
문서 / 리소스
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인텔 JESD204C 인텔 FPGA IP 및 ADI AD9081 MxFE ADC 상호 운용성 보고서 [PDF 파일] 사용자 가이드 JESD204C Intel FPGA IP 및 ADI AD9081 MxFE ADC 상호 운용성 보고서, JESD204C, Intel FPGA IP 및 ADI AD9081 MxFE ADC 상호 운용성 보고서 |