Ripoti ya Ushirikiano ya JESD204C Intel FPGA IP na ADI AD9081 MxFE ADC

Taarifa ya Bidhaa

Bidhaa inayorejelewa katika mwongozo wa mtumiaji ni JESD204C Intel FPGA IP. Ni sehemu ya maunzi ambayo inatumika kwa kushirikiana na Bodi ya Maonyesho ya Intel Agilex I-Series F-Tile na ADI AD9081-FMCA-EBZ EVM. IP imeanzishwa katika hali ya Duplex lakini njia ya mpokeaji pekee ndiyo inatumika. Inazalisha saa ya kiungo ya 375 MHz na saa ya fremu ya 375 MHz. Usanidi wa maunzi kwa ajili ya jaribio la mwingiliano wa ADC umeonyeshwa kwenye Mchoro 1. IP inahitaji SYSREF itolewe na jenereta ya saa inayotoa saa ya kifaa cha JESD204C Intel FPGA IP.

Maagizo ya Matumizi ya Bidhaa

Usanidi wa vifaa
Ili kusanidi maunzi ya kutumia JESD204C Intel FPGA IP, fuata hatua hizi:

1. Unganisha ADI AD9081-FMCA-EBZ EVM kwenye kiunganishi cha FMC+ cha Bodi ya Onyesho ya Intel Agilex I-Series F-Tile.
2. Hakikisha kuwa mawimbi ya SYSREF yametolewa na jenereta ya saa inayotoa saa ya kifaa cha JESD204C Intel FPGA IP.

Maelezo ya Mfumo
Mchoro wa kiwango cha mfumo unaonyesha jinsi moduli tofauti zimeunganishwa katika muundo huu. Inajumuisha Bodi ya Onyesho ya Intel Agilex-I F-tile, Kifaa cha F-tile cha Intel Agilex, RTL ya Kiwango cha Juu, Mfumo wa Muundaji wa Jukwaa, Jenereta ya Muundo, Kikagua Muundo, F-Tile JESD204C Duplex IP Core, na saa na violesura mbalimbali.

Mbinu ya Kuingiliana
Safu ya Kiungo cha Data ya Mpokeaji
Eneo hili la majaribio linashughulikia kesi za upatanishi wa vichwa vya habari (SHA) na upangaji wa vizuizi vingi vilivyopanuliwa (EMBA). JESD204C Intel FPGA IP husoma rejista kutoka kwa safu ya kiungo cha data wakati wa jaribio, huziandika kwenye logi. files, na kuzithibitisha kwa kupitisha vigezo kupitia hati za TCL.

JESD204C Intel® FPGA IP na ADI AD9081 MxFE* Ripoti ya Ushirikiano ya ADC kwa Vifaa vya Intel® Agilex™ F-tile

IP ya JESD204C Intel® FPGA ni kiolesura cha kasi cha juu cha uhakika cha uhakika na haki miliki (IP).
IP ya JESD204C Intel FPGA IP imejaribiwa maunzi na vifaa kadhaa vilivyochaguliwa vya JESD204C vinavyotii kigeuzi cha analogi hadi dijitali (ADC).
Ripoti hii inaangazia mwingiliano wa JESD204C Intel FPGA IP na moduli ya tathmini ya AD9081 Mchanganyiko wa Mawimbi ya Mbele (MxFE*) (EVM) kutoka kwa Vifaa vya Analogi Inc. (ADI). Sehemu zifuatazo zinaelezea mbinu ya ukaguzi wa maunzi na matokeo ya majaribio.

Habari Zinazohusiana
Mwongozo wa Mtumiaji wa IP wa F-tile JESD204C Intel FPGA

Mahitaji ya Vifaa na Programu
Jaribio la mwingiliano linahitaji maunzi na programu zifuatazo: Vifaa

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) yenye adapta ya nguvu ya 12V
• Vifaa vya Analogi (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Bodi ya Tathmini ya Skywork Si5345-D (Si5345-D-EVB)
• SMA kiume hadi SMP kiume
• Kebo ya SMP kiume hadi SMP

Programu

• Toleo la programu ya Intel Quartus® Prime Pro 21.4
• AD9081_API toleo la 1.1.0 au jipya zaidi (programu ya Linux, inahitajika kwa usanidi wa AD9081 EVM)

Habari Zinazohusiana

• AD9081/AD9082 Mwongozo wa Mtumiaji wa Maendeleo ya Mfumo
• Mwongozo wa Mtumiaji wa Bodi ya Tathmini ya Skyworks Si5345-D

Usanidi wa vifaa
IP ya JESD204C Intel FPGA imeanzishwa katika hali ya Duplex lakini ni njia ya mpokeaji pekee ndiyo inatumika. Kwa FCLK_MULP =1, WIDTH_MULP = 8, S = 1, PLL ya msingi huzalisha saa ya kiungo ya 375 MHz na saa ya fremu ya 375 MHz.
Bodi ya Onyesho ya Intel Agilex I-Series F-Tile inatumiwa na ADI AD9081-FMCA-EBZ EVM iliyounganishwa kwenye kiunganishi cha FMC+ cha bodi ya ukuzaji. Usanidi wa maunzi kwa ajili ya jaribio la mwingiliano wa ADC unaonyeshwa kwenye kielelezo cha Kuweka Maunzi.- • AD9081-FMCA-EBZ EVM hupata nguvu kutoka kwa Bodi ya Onyesho ya Intel Agilex I-Series F-Tile kupitia kiunganishi cha FMC+.

• Transceiver ya F-tile na saa za marejeleo za JESD204C Intel FPGA IP PLL hutolewa na Si5345-D-EVB kupitia kebo ya SMA hadi SMP. Weka MUX_DIP_SW0 hadi juu kwenye Bodi ya Onyesho ya Agilex-I F-Tile ili kuhakikisha U22 inatumia CLKIN1 ambayo imeunganishwa kwenye kebo ya SMP.
• Si5345-D-EVB hutoa saa ya marejeleo kwa jenereta ya saa inayoweza kupangwa ya HMC7044 iliyopo katika AD9081 EVM kupitia kebo ya SMP hadi SMP.
• Saa ya usimamizi ya msingi wa IP wa JESD204C Intel FPGA hutolewa na jenereta ya saa inayoweza kupangwa ya Silicon Labs Si5332 iliyopo katika Bodi ya Onyesho ya Intel Agilex I-Series F-tile.
• Jenereta ya saa inayoweza kupangwa ya HMC7044 hutoa saa ya kumbukumbu ya kifaa AD9081. Kitanzi kilichofungwa kwa awamu (PLL) kilichopo kwenye kifaa cha AD9081 hutoa ADC s inayohitajika.ampsaa nyingi kutoka kwa saa ya kumbukumbu ya kifaa.
• Kwa Subclass 1, jenereta ya saa ya HMC7044 hutoa mawimbi ya SYSREF kwa kifaa cha AD9081 na kwa JESD204C Intel FPGA IP kupitia kiunganishi cha FMC+.

Hapanate: Intel inapendekeza SYSREF itolewe na jenereta ya saa ambayo hutoa saa ya kifaa cha JESD204C Intel FPGA IP.

Maelezo ya Mfumo

Mchoro ufuatao wa kiwango cha mfumo unaonyesha jinsi moduli tofauti zimeunganishwa katika muundo huu.

Kielelezo cha 2. Mchoro wa Mfumo

Vidokezo:

1. M ni idadi ya waongofu.
2. S ni idadi ya s zinazopitishwaampchini kwa kibadilishaji kwa kila fremu.
3. WIDTH_MULP ni kizidishi cha upana wa data kati ya safu ya programu na safu ya usafirishaji.
4. N ni idadi ya biti za ubadilishaji kwa kila kigeuzi.
5. CS ni idadi ya biti za udhibiti kwa kila ubadilishaji sampchini.

Katika usanidi huu, kwa mfanoample L = 8, M = 4, na F = 1, kiwango cha data cha njia za transceiver ni 24.75 Gbps.
Si5332 OUT1 inazalisha saa 100 MHz hadi mgmt_clk. Si5345-D-EVB inazalisha masafa ya saa mbili, 375 MHz na 100 MHz. 375 MHz hutolewa kwa kizidishi kilichopachikwa katika Bodi ya Onyesho ya Maonyesho ya Intel Agilex I-Series F-tile kupitia bandari ya J19 SMA. Saa ya kutoa ya kizidishio kilichopachikwa huendesha saa ya marejeleo ya kibadilishaji gia cha F (refclk_xcvr) na JESD204C Intel FPGA IP ya msingi ya PLL ya saa ya marejeleo (refclk_core). 100 MHz kutoka Si5345-D-EVB imeunganishwa kwenye jenereta ya saa inayoweza kupangwa ya HMC7044 iliyopo katika AD9081 EVM kama kifaa cha kuingiza saa.
(EXT_HMCREF).

HCM7044 inazalisha ishara ya SYSREF ya mara kwa mara ya 11.71875 MHz kupitia Kiunganishi cha FMC.
IP ya JESD204C Intel FPGA imeanzishwa katika hali ya Duplex lakini ni njia ya mpokeaji pekee ndiyo inatumika.

Mbinu ya Kuingiliana
Sehemu ifuatayo inaelezea malengo ya mtihani, utaratibu, na vigezo vya kufaulu. Mtihani unashughulikia maeneo yafuatayo:

• Safu ya kiungo cha mpokeaji data
• Safu ya usafiri wa mpokeaji

Safu ya Kiungo cha Data ya Mpokeaji
Eneo hili la majaribio linashughulikia kesi za upatanishi wa vichwa vya habari (SHA) na upangaji wa vizuizi vingi vilivyopanuliwa (EMBA).
Kwenye kiungo kuwasha, baada ya kipokeaji kuweka upya, JESD204C Intel FPGA IP huanza kutafuta mtiririko wa kichwa cha kusawazisha ambacho hupitishwa na kifaa. Rejesta zifuatazo kutoka kwa safu ya kiungo cha data zinasomwa wakati wa jaribio, zimeandikwa kwenye logi files, na kuthibitishwa kwa kupitisha vigezo kupitia hati za TCL.

Habari Zinazohusiana
Mwongozo wa Mtumiaji wa IP wa F-tile JESD204C Intel FPGA

Sawazisha Mpangilio wa Kichwa (SHA)
Jedwali 1. Sawazisha Kesi za Jaribio la Upangaji wa Kichwa

Kesi ya Mtihani	Lengo	Maelezo	Vigezo vya Kupitisha
SHA.1	Angalia ikiwa Kufuli ya Kichwa cha Usawazishaji inadaiwa baada ya kukamilika kwa mlolongo wa kuweka upya.	Ishara zifuatazo zinasomwa kutoka kwa rejista: CDR_Lock inasomwa kutoka kwa rejista ya rx_status3 (0x8C). SH_Locked inasomwa kutoka kwa rx_status4 (0x90) rejista. jrx_sh_err_status inasomwa kutoka kwa rejista ya rx_err_status (0x60).	CDR_Lock na SH_LOCK zinapaswa kuthibitishwa kuwa za juu zinazolingana na idadi ya njia. jrx_sh_err_status inapaswa kuwa  Sehemu ndogo katika jrx_sh_err_status hukagua sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, na cdr_locked_err.
SHA.2	Angalia hali ya Kufunga Kichwa cha Kusawazisha baada ya kufuli ya kusawazisha ya kichwa kufikiwa (au wakati wa Awamu Iliyoongezwa ya Upangaji wa Vizuizi vingi) na thabiti.	invalid_sync_header inasomwa kwa hali ya kufunga Kichwa cha Usawazishaji kutoka kwa rejista (0x60[8]).	invalid_sync_header hali inapaswa kuwa 0.

Upatanisho Uliopanuliwa wa Vizuizi Vingi (EMBA)

Jedwali 2. Kesi za Mtihani wa Ulinganishaji wa Vizuizi Vilivyopanuliwa

Kesi ya Mtihani		Lengo		Maelezo		Vigezo vya Kupitisha
EMBA.1		Angalia ikiwa Kufuli ya Vizuizi Vingi Iliyoongezwa inasisitizwa tu baada ya madai ya Kufuli ya Kichwa cha Usawazishaji.		Ishara zifuatazo zinasomwa kupitia rejista:		Thamani ya EMB_Locked_1 inapaswa kuwa sawa na 1 inayolingana na kila njia. EMB_Lock_err inapaswa kuwa 0.
	Kesi ya Mtihani		Lengo		Maelezo		Vigezo vya Kupitisha
					EMB_Locked_1 inasomwa kutoka kwa rejista ya rx_status5 (0x94). EMB_Lock_err inasomwa kutoka kwa rejista ya rx_err_status (0x60[19]).
	EMBA.2		Angalia ikiwa hali ya Kufungia Vizuizi Vingi Iliyoongezwa ni dhabiti (baada ya kufuli kwa vizuizi vingi vilivyopanuliwa au hadi bafa elastic itolewe) pamoja na hakuna vizuizi vingi batili.		invalid_eomb_eoemb inasomwa kutoka kwa rx_err_status (0x60[10:9]) rejista.		invalid_eomb_eoemb inapaswa kuwa "00".
	EMBA.3		Angalia mpangilio wa njia.		Thamani zifuatazo zinasomwa kutoka kwa rejista: elastic_buf_over_flow inasomwa kutoka kwa rejista ya rx_err_status (0x60[20]). elastic_buf_full inasomwa kutoka kwa rejista ya rx_status6 (0x98).		elastic_buf_over_flow inapaswa kuwa 0. Thamani ya elastic_buf_full inapaswa kuwa sawa na 1 inayolingana na kila njia.

Safu ya Usafiri ya Mpokeaji (TL)
Ili kuangalia uadilifu wa data ya mtiririko wa data ya upakiaji kupitia kipokeaji (RX) JESD204C Intel FPGA IP na safu ya usafirishaji, ADC imesanidiwa kuwa r.amp/Mtindo wa jaribio la PRBS. ADC pia imewekwa kufanya kazi kwa usanidi sawa na uliowekwa katika JESD204C Intel FPGA IP. ramp/Kikagua PRBS kwenye kitambaa cha FPGA hukagua ramp/Uadilifu wa data ya PRBS kwa dakika moja. Rejista ya IP ya RX JESD204C Intel FPGA rx_err inapigwa kura mfululizo kwa thamani ya sifuri kwa dakika moja.
Kielelezo hapa chini kinaonyesha usanidi wa jaribio la dhana kwa ukaguzi wa uadilifu wa data.

Kielelezo 3. Ukaguzi wa Uadilifu wa Data Kwa kutumia Ramp/PRBS15 Kikagua

Jedwali 3. Kesi za Uchunguzi wa Tabaka la Usafiri

Kesi ya Mtihani	Lengo	Maelezo	Vigezo vya Kupitisha
TL.1	Angalia upangaji wa safu ya usafirishaji ya chaneli ya data kwa kutumia ramp muundo wa mtihani.	Data_mode imewekwa kuwa Ramp_ hali. Ishara zifuatazo zinasomwa kupitia rejista: crc_err inasomwa kutoka kwa rx_err_status (0x60[14]).  jrx_patchk_data_error inasomwa kutoka kwa rejista ya tst_err0.	crc_err inapaswa kuwa chini kupita. jrx_patchk_data_error inapaswa kuwa chini.
TL.2	Angalia upangaji wa safu ya usafiri ya chaneli ya data kwa kutumia mchoro wa majaribio wa PRBS15.	Data_mode imewekwa kwa prbs_mode. Thamani zifuatazo zinasomwa kutoka kwa rejista: crc_err inasomwa kutoka kwa rx_err_status (0x60[14]). jrx_patchk_data_error inasomwa kutoka kwa rejista ya tst_err0.	crc_err inapaswa kuwa chini kupita. jrx_patchk_data_error inapaswa kuwa chini.

JESD204C Intel FPGA IP na ADC Configurations
Vigezo vya JESD204C Intel FPGA IP (L, M, na F) katika ukaguzi huu wa maunzi vinatumika asili na kifaa cha AD9081. Kiwango cha data cha transceiver, kampsaa ling, na vigezo vingine vya JESD204C vinatii masharti ya uendeshaji ya AD908D1.
Jaribio la malipo ya maunzi hutekelezea JESD204C Intel FPGA IP na usanidi wa kigezo kifuatacho.

Mpangilio wa kimataifa kwa usanidi wote:

• E = 1
• CF = 0
• CS = 0
• Kikundi kidogo = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Saa ya Kusimamia ya FPGA (MHz) = 100

Matokeo ya Mtihani
Jedwali lifuatalo lina matokeo yanayowezekana na ufafanuzi wao.

Jedwali 4. Ufafanuzi wa Matokeo

Matokeo	Ufafanuzi
PASS	Kifaa Chini ya Jaribio (DUT) kilizingatiwa ili kuonyesha tabia inayolingana.
PASS na maoni	DUT ilionekana kuonyesha tabia inayolingana. Walakini, maelezo ya ziada ya hali hiyo yanajumuishwa (mfanoample: kutokana na mapungufu ya muda, ni sehemu tu ya upimaji ulifanyika).

Matokeo	Ufafanuzi
KUSHINDWA	DUT ilionekana kuonyesha tabia zisizofuata kanuni.
Onyo	DUT ilizingatiwa ili kuonyesha tabia ambayo haifai.
Rejelea maoni	Kutokana na uchunguzi, pasi halali au kutofaulu haikuweza kubainishwa. Maelezo ya ziada ya hali hiyo yanajumuishwa.

Jedwali lifuatalo linaonyesha matokeo ya kesi za majaribio SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, na TL.2 yenye thamani husika za L, M, F, kiwango cha data, s.ampsaa ling, saa ya kiungo, na masafa ya SYSREF.

Jedwali 5. Matokeo ya Kesi za Mtihani SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, na TL.2

Hapana.	L	M	F	S	HD	E	N	NP	ADC SampSaa kali (MHz)	Saa ya Kifaa cha FPGA (MHz)	FPGA Saa ya Fremu (MHz)	FPGA Saa ya Kiungo (MHz)	Kiwango cha Njia (Gbps)	Matokeo
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Pasi

Maoni ya Matokeo ya Mtihani
Katika kila kesi ya majaribio, RX JESD204C Intel FPGA IP hufaulu kubaini upatanishi wa kichwa cha kusawazisha, upangaji wa vizuizi vingi vilivyopanuliwa, na hadi awamu ya data ya mtumiaji.
Hakuna suala la uadilifu wa data linalozingatiwa na Ramp na kiangazio cha PRBS cha usanidi wa JESD unaofunika njia zote halisi, pia hakuna ukaguzi wa mzunguko wa upungufu (CRC) na hitilafu ya usawa wa amri inazingatiwa.
Wakati wa mizunguko fulani ya nishati, hitilafu ya deskew ya njia inaweza kuonekana na usanidi wa vigezo. Ili kuepusha hitilafu hii, thamani za kukabiliana na LEMC zinapaswa kupangwa au unaweza kuhariri hii kwa utaratibu wa kufagia kwa urekebishaji. Kwa maelezo zaidi kuhusu thamani za kisheria za urekebishaji wa LEMC, rejelea Utaratibu wa Kurekebisha wa RBD katika Mwongozo wa Mtumiaji wa IP wa F-tile JESD204C.

Habari Zinazohusiana
Utaratibu wa Urekebishaji wa RBD

Muhtasari
Ripoti hii inaonyesha uthibitishaji wa kiolesura cha umeme cha JESD204C Intel FPGA IP na PHY chenye kifaa cha AD9081/9082 (R2 Silicon) cha hadi Gbps 24.75 kwa ADC. Usanidi kamili na usanidi wa maunzi huonyeshwa ili kutoa imani katika ushirikiano na utendaji wa vifaa hivi viwili.

Historia ya Marekebisho ya Hati ya AN 927: JESD204C Intel FPGA IP na ADI AD9081 MxFE* Ripoti ya Ushirikiano ya ADC kwa Vifaa vya Intel Agilex F-Tile

Toleo la Hati	Mabadiliko
2022.04.25	Kutolewa kwa awali.

AN 876: JESD204C Intel® FPGA IP na ADI AD9081 MxFE* Ripoti ya Ushirikiano ya ADC kwa Vifaa vya Intel® Agilex® F-Tile

Nyaraka / Rasilimali

Intel JESD204C Intel FPGA IP na Ripoti ya Ushirikiano ya ADI AD9081 MxFE ADC [pdf] Mwongozo wa Mtumiaji JESD204C Intel FPGA IP na Ripoti ya Ushirikiano ya ADI AD9081 MxFE ADC, JESD204C, Intel FPGA IP na Ripoti ya Ushirikiano ya ADI AD9081 MxFE ADC

Marejeleo

• Mwongozo wa Mtumiaji