JESD204C Intel FPGA IP e ADI AD9081 MxFE ADC Informe de interoperabilidade

Información do produto

O produto ao que se fai referencia no manual de usuario é o JESD204C Intel FPGA IP. É un compoñente de hardware que se usa xunto coa placa de demostración F-Tile Intel Agilex I-Series e o ADI AD9081-FMCA-EBZ EVM. A IP créase en modo dúplex pero só se utiliza a ruta do receptor. Xera un reloxo de enlace de 375 MHz e un reloxo de cadros de 375 MHz. A configuración do hardware para a proba de interoperabilidade ADC móstrase na Figura 1. A IP require que o xerador de reloxo que fornece o reloxo do dispositivo IP FPGA Intel JESD204C proporcione SYSREF.

Instrucións de uso do produto

Configuración de hardware
Para configurar o hardware para usar o IP FPGA Intel JESD204C, siga estes pasos:

1. Conecte o ADI AD9081-FMCA-EBZ EVM ao conector FMC+ da placa de demostración Intel Agilex I-Series F-Tile.
2. Asegúrese de que o sinal SYSREF sexa proporcionado polo xerador de reloxo que orixina o reloxo do dispositivo IP JESD204C Intel FPGA.

Descrición do sistema
O diagrama a nivel de sistema mostra como se conectan os diferentes módulos neste deseño. Inclúe a placa de demostración Intel Agilex-I F-tile, o dispositivo Intel Agilex F-tile, RTL de nivel superior, sistema de deseño de plataformas, xerador de patróns, verificador de patróns, núcleo IP dúplex F-Tile JESD204C e varios reloxos e interfaces.

Metodoloxía da interoperabilidade
Capa de enlace de datos do receptor
Esta área de proba abrangue os casos de proba para o aliñamento de cabeceira de sincronización (SHA) e o aliñamento multibloque estendido (EMBA). O IP FPGA Intel JESD204C le os rexistros da capa de enlace de datos durante a proba e escríbeos no rexistro files, e verifícaos para pasar criterios a través de scripts TCL.

JESD204C Informe de interoperabilidade ADC Intel® FPGA IP e ADI AD9081 MxFE* para dispositivos Intel® Agilex™ F-tile

O JESD204C Intel® FPGA IP é unha propiedade intelectual (IP) de interface serie punto a punto de alta velocidade.
O IP FPGA Intel JESD204C foi probado por hardware con varios dispositivos de conversor analóxico a dixital (ADC) compatibles con JESD204C.
Este informe destaca a interoperabilidade do IP FPGA Intel JESD204C co módulo de avaliación (EVM) AD9081 Mixed Signal Front End (MxFE*) de Analog Devices Inc. (ADI). As seguintes seccións describen a metodoloxía de comprobación de hardware e os resultados das probas.

Información relacionada
Guía de usuario de F-tile JESD204C Intel FPGA IP

Requisitos de hardware e software
A proba de interoperabilidade require as seguintes ferramentas de hardware e software: Hardware

• Placa de demostración Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) con adaptador de alimentación de 12 V
• Dispositivos analóxicos (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Mesa de avaliación Skywork Si5345-D (Si5345-D-EVB)
• SMA macho a SMP macho
• Cable SMP macho a SMP

Software

• Versión de software Intel Quartus® Prime Pro Edition 21.4
• AD9081_API versión 1.1.0 ou posterior (aplicación Linux, necesaria para a configuración de AD9081 EVM)

Información relacionada

• Guía de usuario de desenvolvemento do sistema AD9081/AD9082
• Guía de usuario da placa de avaliación Skyworks Si5345-D

Configuración de hardware
O IP FPGA Intel JESD204C está instanciado en modo dúplex pero só se utiliza a ruta do receptor. Para FCLK_MULP =1, WIDTH_MULP = 8, S = 1, o PLL central xera un reloxo de enlace de 375 MHz e un reloxo de trama de 375 MHz.
Utilízase unha placa de demostración Intel Agilex I-Series F-Tile co ADI AD9081-FMCA-EBZ EVM conectado ao conector FMC+ da placa de desenvolvemento. A configuración de hardware para a proba de interoperabilidade ADC móstrase na figura Configuración de hardware.- • O EVM AD9081-FMCA-EBZ obtén enerxía da placa de demostración F-Tile de Intel Agilex I-Series a través do conector FMC+.

• O transceptor F-tile e os reloxos de referencia PLL do núcleo Intel FPGA IP JESD204C son subministrados por Si5345-D-EVB a través dun cable SMA a SMP. Establece MUX_DIP_SW0 en alto na placa de demostración Agilex-I F-Tile para asegurarte de que U22 está tomando CLKIN1 que está conectado ao cable SMP.
• O Si5345-D-EVB proporciona un reloxo de referencia para o xerador de reloxo programable HMC7044 presente no AD9081 EVM a través dun cable SMP a SMP.
• O reloxo de xestión para o núcleo IP FPGA Intel JESD204C é subministrado polo xerador de reloxo programable Silicon Labs Si5332 presente na placa de demostración F-tile de Intel Agilex I-Series.
• O xerador de reloxo programable HMC7044 proporciona o reloxo de referencia do dispositivo AD9081. O bucle de bloqueo de fase (PLL) presente no dispositivo AD9081 xera os ADC desexados.ampling reloxo do reloxo de referencia do dispositivo.
• Para a subclase 1, o xerador de reloxo HMC7044 xera o sinal SYSREF para o dispositivo AD9081 e para o IP FPGA Intel JESD204C mediante o conector FMC+.

Nonte: Intel recomenda que o xerador de reloxo que fornece o reloxo do dispositivo IP FPGA Intel JESD204C proporcione o SYSREF.

Descrición do sistema

O seguinte diagrama a nivel de sistema mostra como están conectados os diferentes módulos neste deseño.

Figura 2. Diagrama do sistema

Notas:

1. M é o número de conversores.
2. S é o número de s transmitidosamples por conversor por fotograma.
3. WIDTH_MULP é o multiplicador de ancho de datos entre a capa de aplicación e a capa de transporte.
4. N é o número de bits de conversión por conversor.
5. CS é o número de bits de control por s de conversiónamples.

Nesta configuración, por exemploampse L = 8, M = 4 e F = 1, a taxa de datos dos carrís do transceptor é de 24.75 Gbps.
O Si5332 OUT1 xera un reloxo de 100 MHz para mgmt_clk. Si5345-D-EVB xera dúas frecuencias de reloxo, 375 MHz e 100 MHz. O 375 MHz entrégase ao multiplexador integrado na placa de demostración F-tile Intel Agilex I-Series a través do porto J19 SMA. O reloxo de saída do multiplexador incorporado manexa o reloxo de referencia do transceptor F-tile (refclk_xcvr) e o reloxo de referencia PLL do núcleo IP Intel FPGA JESD204C (refclk_core). 100 MHz de Si5345-D-EVB está conectado ao xerador de reloxo programable HMC7044 presente no AD9081 EVM como entrada de reloxo
(EXT_HMCREF).

O HCM7044 xera un sinal SYSREF periódico de 11.71875 MHz a través do conector FMC.
O IP FPGA Intel JESD204C está instanciado en modo dúplex pero só se utiliza a ruta do receptor.

Metodoloxía da interoperabilidade
A seguinte sección describe os obxectivos da proba, o procedemento e os criterios de aprobación. A proba abrangue as seguintes áreas:

• Capa de enlace de datos do receptor
• Capa de transporte do receptor

Capa de enlace de datos do receptor
Esta área de proba abrangue os casos de proba para o aliñamento de cabeceira de sincronización (SHA) e o aliñamento multibloque estendido (EMBA).
Ao iniciar a ligazón, despois do reinicio do receptor, o JESD204C Intel FPGA IP comeza a buscar o fluxo de cabeceira de sincronización que transmite o dispositivo. Os seguintes rexistros da capa de enlace de datos lense durante a proba e escríbense no rexistro files, e verificado para pasar criterios a través de scripts TCL.

Información relacionada
Guía de usuario de F-tile JESD204C Intel FPGA IP

Sincronizar aliñamento de cabeceira (SHA)
Táboa 1. Casos de proba de aliñamento de cabeceira de sincronización

Caso de proba	Obxectivo	Descrición	Criterios de superación
SHA.1	Comproba se o bloqueo de cabeceira de sincronización está activado despois de completar a secuencia de restablecemento.	Os seguintes sinais lense dos rexistros: CDR_Lock lese desde o rexistro rx_status3 (0x8C). SH_Locked lese desde o rexistro rx_status4 (0x90). jrx_sh_err_status léase desde o rexistro rx_err_status (0x60).	CDR_Lock e SH_LOCK deberían afirmarse como altos en función do número de carrís. jrx_sh_err_status debería ser  Os campos de bits en jrx_sh_err_status verifican sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err e cdr_locked_err.
SHA.2	Comprobe o estado de bloqueo de cabeceira de sincronización despois de que se consiga o bloqueo de cabeceira de sincronización (ou durante a fase de aliñamento de bloques múltiples estendido) e sexa estable.	invalid_sync_header léase para o estado de bloqueo de cabeceira de sincronización desde o rexistro (0x60[8]).	O estado invalid_sync_header debe ser 0.

Aliñación multibloque ampliada (EMBA)

Táboa 2. Casos de proba de aliñamento de bloques múltiples estendidos

Caso de proba		Obxectivo		Descrición		Criterios de superación
EMBA.1		Comprobe se o bloqueo de bloques múltiples estendido só se activa despois de activar o bloqueo de cabeceira de sincronización.		Os seguintes sinais lense a través dos rexistros:		O valor EMB_Locked_1 debe ser igual a 1 correspondente a cada carril. EMB_Lock_err debería ser 0.
	Caso de proba		Obxectivo		Descrición		Criterios de superación
					EMB_Locked_1 lese desde o rexistro rx_status5 (0x94). EMB_Lock_err lese desde o rexistro rx_err_status (0x60[19]).
	EMBA.2		Comprobe se o estado de bloqueo multibloque estendido é estable (despois do bloqueo multibloque estendido ou ata que se libere o búfer elástico) xunto con ningún bloque multibloque non válido.		invalid_eomb_eoemb lese desde o rexistro rx_err_status (0x60[10:9]).		invalid_eomb_eoemb debería ser "00".
	EMBA.3		Comprobe a aliñación do carril.		Os seguintes valores lense dos rexistros: elastic_buf_over_flow léase desde o rexistro rx_err_status (0x60[20]). elastic_buf_full léase desde o rexistro rx_status6 (0x98).		elastic_buf_over_flow debe ser 0. O valor elastic_buf_full debe ser igual a 1 correspondente a cada carril.

Capa de transporte do receptor (TL)
Para comprobar a integridade dos datos do fluxo de datos da carga útil a través do receptor (RX) JESD204C Intel FPGA IP e da capa de transporte, o ADC está configurado para rampPatrón de proba /PRBS. O ADC tamén está configurado para funcionar coa mesma configuración establecida no IP FPGA Intel JESD204C. O ramp/PRBS checker no tecido FPGA comproba o ramp/PRBS integridade dos datos durante un minuto. O rexistro IP RX JESD204C Intel FPGA rx_err sondeado continuamente para o valor cero durante un minuto.
A seguinte figura mostra a configuración da proba conceptual para a comprobación da integridade dos datos.

Figura 3. Comprobación da integridade dos datos usando Ramp/PRBS15 Comprobador

Táboa 3. Casos de proba da capa de transporte

Caso de proba	Obxectivo	Descrición	Criterios de superación
TL.1	Comprobe a asignación da capa de transporte da canle de datos usando ramp patrón de proba.	Data_mode está definido como Ramp_modo. Os seguintes sinais lense a través dos rexistros: crc_err léase desde rx_err_status (0x60[14]).  jrx_patchk_data_error léase desde o rexistro tst_err0.	crc_err debe ser baixo para pasar. jrx_patchk_data_error debería ser baixo.
TL.2	Comprobe o mapeo da capa de transporte da canle de datos usando o patrón de proba PRBS15.	Data_mode está configurado como prbs_mode. Os seguintes valores lense dos rexistros: crc_err léase desde rx_err_status (0x60[14]). jrx_patchk_data_error léase desde o rexistro tst_err0.	crc_err debe ser baixo para pasar. jrx_patchk_data_error debería ser baixo.

JESD204C Configuracións Intel FPGA IP e ADC
Os parámetros IP FPGA Intel JESD204C (L, M e F) nesta comprobación de hardware son compatibles de forma nativa polo dispositivo AD9081. A taxa de datos do transceptor, sampreloxo ling e outros parámetros JESD204C cumpren as condicións de funcionamento AD908D1.
A proba de verificación de hardware implementa a IP FPGA Intel JESD204C coa seguinte configuración de parámetros.

Configuración global para toda a configuración:

• E = 1
• CF = 0
• CS = 0
• Subclase = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Reloxo de xestión de FPGA (MHz) = 100

Resultados da proba
A seguinte táboa contén os posibles resultados e a súa definición.

Táboa 4. Definición de resultados

Resultado	Definición
PASAR	Observouse que o dispositivo en proba (DUT) mostraba un comportamento conforme.
PASA con comentarios	Observouse que o DUT mostraba un comportamento conforme. Non obstante, inclúese unha explicación adicional da situación (example: debido ás limitacións de tempo, só se realizou unha parte da proba).

Resultado	Definición
FALLAR	Observouse que o DUT mostraba un comportamento non conforme.
Aviso	Observouse que o DUT presenta un comportamento que non se recomenda.
Consulte os comentarios	A partir das observacións, non se puido determinar un aprobado ou non válido. Inclúese unha explicación adicional da situación.

A seguinte táboa mostra os resultados dos casos de proba SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 e TL.2 cos respectivos valores de L, M, F, taxa de datos, sampreloxo ling, reloxo de enlace e frecuencias SYSREF.

Táboa 5. Resultado dos casos de proba SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 e TL.2

Non.	L	M	F	S	HD	E	N	NP	ADC SampReloxo ling (MHz)	Reloxo do dispositivo FPGA (MHz)	FPGA Reloxo de cadros (MHz)	FPGA Reloxo de enlace (MHz)	Taxa de carril (Gbps)	Resultado
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Pase

Comentarios do resultado da proba
En cada caso de proba, o RX JESD204C Intel FPGA IP establece con éxito o aliñamento da cabeceira de sincronización, o aliñamento multibloque estendido e ata a fase de datos do usuario.
Non se observa ningún problema de integridade dos datos polo Ramp e verificador PRBS para configuracións JESD que abarcan todos os carrís físicos, tampouco se observa ningún erro de comprobación de redundancia cíclica (CRC) e de paridade de comandos.
Durante certos ciclos de encendido, pode aparecer un erro de desviación de carril coas configuracións dos parámetros. Para evitar este erro, débense programar os valores de compensación LEMC ou pode automatizar isto co procedemento de varrido de calibración. Para obter máis información sobre os valores legais da compensación LEMC, consulte o Mecanismo de axuste RBD na Guía do usuario IP JESD204C de F-tile.

Información relacionada
Mecanismo de sintonización RBD

Resumo
Este informe mostra a validación da interface eléctrica JESD204C Intel FPGA IP e PHY co dispositivo AD9081/9082 (R2 Silicon) ata 24.75 Gbps para ADC. A configuración completa e a configuración do hardware móstrase para proporcionar confianza na interoperabilidade e no rendemento dos dous dispositivos.

Historial de revisión de documentos para AN 927: JESD204C Intel FPGA IP e ADI AD9081 MxFE* Informe de interoperabilidade ADC para dispositivos Intel Agilex F-Tile

Versión do documento	Cambios
2022.04.25	Lanzamento inicial.

AN 876: JESD204C Intel® FPGA IP e ADI AD9081 MxFE* ADC Informe de interoperabilidade para dispositivos Intel® Agilex® F-Tile

Documentos/Recursos

Intel JESD204C Intel FPGA IP e ADI AD9081 MxFE ADC Informe de interoperabilidade [pdfGuía do usuario JESD204C Intel FPGA IP e ADI AD9081 MxFE ADC Informe de interoperabilidade, JESD204C, Intel FPGA IP e ADI AD9081 MxFE ADC Informe de interoperabilidade

Referencias

• Manual de usuario