JESD204C Intel FPGA IP und ADI AD9081 MxFE ADC-Interoperabilitätsbericht
Produktinformationen
Das im Benutzerhandbuch genannte Produkt ist das JESD204C Intel FPGA IP. Es handelt sich um eine Hardwarekomponente, die in Verbindung mit dem Intel Agilex I-Series F-Tile Demo Board und dem ADI AD9081-FMCA-EBZ EVM verwendet wird. Die IP wird im Duplex-Modus instanziiert, es wird jedoch nur der Empfängerpfad genutzt. Es erzeugt einen 375-MHz-Link-Takt und einen 375-MHz-Frame-Takt. Das Hardware-Setup für den ADC-Interoperabilitätstest ist in Abbildung 1 dargestellt. Für die IP muss SYSREF vom Taktgenerator bereitgestellt werden, der den JESD204C Intel FPGA IP-Gerätetakt liefert.
Anweisungen zur Produktverwendung
Hardware-Setup
Um die Hardware für die Verwendung der JESD204C Intel FPGA IP einzurichten, befolgen Sie diese Schritte:
- Verbinden Sie das ADI AD9081-FMCA-EBZ EVM mit dem FMC+-Anschluss des F-Tile-Demoboards der Intel Agilex I-Serie.
- Stellen Sie sicher, dass das SYSREF-Signal vom Taktgenerator bereitgestellt wird, der den Takt des JESD204C Intel FPGA IP-Geräts liefert.
Systembeschreibung
Das Diagramm auf Systemebene zeigt, wie verschiedene Module in diesem Design verbunden sind. Es umfasst das Intel Agilex-I F-Tile Demo Board, das Intel Agilex F-Tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core sowie verschiedene Taktgeber und Schnittstellen.
Interoperabilitätsmethodik
Empfänger-Datenverbindungsschicht
Dieser Testbereich deckt die Testfälle für Sync Header Alignment (SHA) und Extended Multiblock Alignment (EMBA) ab. Das JESD204C Intel FPGA IP liest während des Tests Register aus der Datenverbindungsschicht und schreibt sie in das Protokoll files und überprüft sie auf Übergabekriterien durch TCL-Skripte.
JESD204C Intel® FPGA IP und ADI AD9081 MxFE* ADC-Interoperabilitätsbericht für Intel® Agilex™ F-Tile-Geräte
Das JESD204C Intel® FPGA IP ist ein geistiges Eigentum (IP) für eine serielle Hochgeschwindigkeits-Punkt-zu-Punkt-Schnittstelle.
Die JESD204C Intel FPGA IP wurde mit mehreren ausgewählten JESD204C-kompatiblen Analog-Digital-Wandlern (ADC) hardwaregetestet.
Dieser Bericht beleuchtet die Interoperabilität des JESD204C Intel FPGA IP mit dem AD9081 Mixed Signal Front End (MxFE*) Evaluierungsmodul (EVM) von Analog Devices Inc. (ADI). In den folgenden Abschnitten werden die Hardware-Überprüfungsmethode und die Testergebnisse beschrieben.
Zugehörige Informationen
F-Tile JESD204C Intel FPGA IP-Benutzerhandbuch
Hardware- und Softwareanforderungen
Für den Interoperabilitätstest sind folgende Hardware- und Softwaretools erforderlich: Hardware
- Intel Agilex™ F-Tile-Demoboard der I-Serie (AGIB027R29A1E2VR0) mit 12-V-Netzteil
- Analog Devices (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev. C)
- Skywork Si5345-D Evaluierungsboard (Si5345-D-EVB)
- SMA-Stecker auf SMP-Stecker
- SMP-Stecker auf SMP-Kabel
Software
- Intel Quartus® Prime Pro Edition-Softwareversion 21.4
- AD9081_API Version 1.1.0 oder neuer (Linux-Anwendung, erforderlich für AD9081 EVM-Konfiguration)
Zugehörige Informationen
- AD9081/AD9082 Systementwicklungs-Benutzerhandbuch
- Benutzerhandbuch für das Skyworks Si5345-D-Evaluierungsboard
Hardware-Setup
Die JESD204C Intel FPGA IP wird im Duplex-Modus instanziiert, es wird jedoch nur der Empfängerpfad verwendet. Für FCLK_MULP = 1, WIDTH_MULP = 8, S = 1 erzeugt die Kern-PLL einen 375-MHz-Link-Takt und einen 375-MHz-Frame-Takt.
Ein F-Tile-Demoboard der Intel Agilex I-Serie wird mit dem ADI AD9081-FMCA-EBZ EVM verwendet, das an den FMC+-Anschluss des Entwicklungsboards angeschlossen ist. Das Hardware-Setup für den ADC-Interoperabilitätstest ist in der Abbildung zum Hardware-Setup dargestellt.- • Das AD9081-FMCA-EBZ EVM bezieht Strom vom Intel Agilex I-Series F-Tile Demo Board über den FMC+-Anschluss.
- Der F-Tile-Transceiver und die JESD204C Intel FPGA IP-Core-PLL-Referenztakte werden von Si5345-D-EVB über ein SMA-zu-SMP-Kabel versorgt. Setzen Sie MUX_DIP_SW0 auf dem Agilex-I F-Tile Demo Board auf High, um sicherzustellen, dass U22 CLKIN1 verwendet, das mit dem SMP-Kabel verbunden ist.
- Der Si5345-D-EVB stellt über ein SMP-zu-SMP-Kabel einen Referenztakt für den programmierbaren Taktgenerator HMC7044 im AD9081 EVM bereit.
- Der Verwaltungstakt für den Intel FPGA IP-Core JESD204C wird vom programmierbaren Taktgenerator Si5332 von Silicon Labs bereitgestellt, der im F-Tile-Demoboard der Intel Agilex I-Serie enthalten ist.
- Der programmierbare Taktgenerator HMC7044 stellt den Referenztakt des AD9081-Geräts bereit. Der im AD9081-Gerät vorhandene Phasenregelkreis (PLL) erzeugt die gewünschten ADCsampling-Uhr von der Geräte-Referenzuhr.
- Für Unterklasse 1 generiert der HMC7044-Taktgenerator das SYSREF-Signal für das AD9081-Gerät und für die JESD204C Intel FPGA IP über den FMC+-Anschluss.
NEINte: Intel empfiehlt, dass die SYSREF vom Taktgenerator bereitgestellt wird, der den JESD204C Intel FPGA IP-Gerätetakt liefert.
Systembeschreibung
Das folgende Diagramm auf Systemebene zeigt, wie die verschiedenen Module in diesem Design verbunden sind.
Abbildung 2. Systemdiagramm 
Hinweise:
- M ist die Anzahl der Konverter.
- S ist die Anzahl der übertragenen sampDateien pro Konverter pro Frame.
- WIDTH_MULP ist der Datenbreitenmultiplikator zwischen der Anwendungsschicht und der Transportschicht.
- N ist die Anzahl der Konvertierungsbits pro Konverter.
- CS ist die Anzahl der Steuerbits pro Konvertierung samples.
In diesem Setup, z.BampBei L = 8, M = 4 und F = 1 beträgt die Datenrate der Transceiver-Lanes 24.75 Gbit/s.
Der Si5332 OUT1 erzeugt einen 100-MHz-Takt für mgmt_clk. Si5345-D-EVB erzeugt zwei Taktfrequenzen, 375 MHz und 100 MHz. Die 375 MHz werden über den J19-SMA-Anschluss an den eingebetteten Multiplexer im F-Tile-Demoboard der Intel Agilex I-Serie geliefert. Der Ausgangstakt des eingebetteten Multiplexers steuert den F-Tile-Transceiver-Referenztakt (refclk_xcvr) und den JESD204C Intel FPGA IP-Core-PLL-Referenztakt (refclk_core). 100 MHz vom Si5345-D-EVB sind als Takteingang mit dem programmierbaren Taktgenerator HMC7044 verbunden, der im AD9081 EVM vorhanden ist
(EXT_HMCREF).
Der HCM7044 erzeugt über den FMC-Anschluss ein periodisches SYSREF-Signal von 11.71875 MHz.
Die JESD204C Intel FPGA IP wird im Duplex-Modus instanziiert, es wird jedoch nur der Empfängerpfad verwendet.
Interoperabilitätsmethodik
Im folgenden Abschnitt werden die Testziele, der Ablauf und die Bestehenskriterien beschrieben. Der Test deckt folgende Bereiche ab:
- Datenverbindungsschicht des Empfängers
- Empfängertransportschicht
Empfänger-Datenverbindungsschicht
Dieser Testbereich deckt die Testfälle für Sync Header Alignment (SHA) und Extended Multiblock Alignment (EMBA) ab.
Beim Verbindungsstart und nach dem Zurücksetzen des Empfängers beginnt die JESD204C Intel FPGA IP mit der Suche nach dem Sync-Header-Stream, der vom Gerät übertragen wird. Die folgenden Register der Datenverbindungsschicht werden während des Tests gelesen und in das Protokoll geschrieben files und überprüft, ob Kriterien durch TCL-Skripte übergeben werden.
Zugehörige Informationen
F-Tile JESD204C Intel FPGA IP-Benutzerhandbuch
Synchronisierungs-Header-Ausrichtung (SHA)
Tabelle 1. Testfälle für die Ausrichtung von Synchronisierungsheadern
| Testfall | Objektiv | Beschreibung | Kriterien für das Bestehen |
| SHA.1 | Überprüfen Sie, ob die Sync-Header-Sperre nach Abschluss der Rücksetzsequenz aktiviert ist. | Die folgenden Signale werden aus Registern gelesen:
|
|
| SHA.2 | Überprüfen Sie den Status der Sync-Header-Sperre, nachdem die Sync-Header-Sperre erreicht wurde (oder während der erweiterten Multiblock-Ausrichtungsphase) und stabil ist. | invalid_sync_header wird für den Sync-Header-Sperrstatus aus dem Register (0x60[8]) gelesen. | Der Status invalid_sync_header sollte 0 sein. |
Erweiterte Multiblock-Ausrichtung (EMBA)
Tabelle 2. Erweiterte Multiblock-Alignment-Testfälle
| Testfall | Objektiv | Beschreibung | Kriterien für das Bestehen | |||||
| EMBA.1 | Überprüfen Sie, ob die erweiterte Multiblock-Sperre erst nach der Aktivierung der Sync-Header-Sperre aktiviert wird. | Die folgenden Signale werden über Register gelesen: |
|
|||||
| Testfall | Objektiv | Beschreibung | Kriterien für das Bestehen | |||||
|
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| EMBA.2 | Überprüfen Sie, ob der Status der erweiterten Multiblock-Sperre stabil ist (nach der erweiterten Multiblock-Sperre oder bis der elastische Puffer freigegeben wird) und kein ungültiger Multiblock vorhanden ist. | invalid_eomb_eoemb wird aus dem Register rx_err_status (0x60[10:9]) gelesen. | invalid_eomb_eoemb sollte „00“ sein. | |||||
| EMBA.3 | Überprüfen Sie die Spurausrichtung. | Die folgenden Werte werden aus Registern gelesen:
|
|
|||||
Empfängertransportschicht (TL)
Um die Datenintegrität des Nutzdatenstroms durch die IP- und Transportschicht des Empfängers (RX) JESD204C Intel FPGA zu überprüfen, ist der ADC auf r konfiguriertamp/PRBS-Testmuster. Der ADC ist außerdem so eingestellt, dass er mit derselben Konfiguration arbeitet, die im JESD204C Intel FPGA IP festgelegt ist. Der rampDer /PRBS-Checker in der FPGA-Fabric überprüft das ramp/PRBS-Datenintegrität für eine Minute. Das RX JESD204C Intel FPGA IP-Register rx_err wird eine Minute lang kontinuierlich auf den Nullwert abgefragt.
Die folgende Abbildung zeigt den konzeptionellen Testaufbau zur Datenintegritätsprüfung.
Abbildung 3. Datenintegritätsprüfung mit Ramp/PRBS15 Checker
Tabelle 3. Transportschicht-Testfälle
| Testfall | Objektiv | Beschreibung | Kriterien für das Bestehen |
| TL.1 | Überprüfen Sie die Transportschichtzuordnung des Datenkanals mit ramp Testmuster. | Data_mode ist auf R gesetztamp_Modus.
Die folgenden Signale werden über Register gelesen:
|
|
| TL.2 | Überprüfen Sie die Transportschichtzuordnung des Datenkanals mithilfe des PRBS15-Testmusters. | Data_mode ist auf prbs_mode gesetzt.
Die folgenden Werte werden aus Registern gelesen:
|
|
JESD204C Intel FPGA IP- und ADC-Konfigurationen
Die JESD204C Intel FPGA IP-Parameter (L, M und F) in dieser Hardwareprüfung werden vom AD9081-Gerät nativ unterstützt. Die Datenrate des Transceivers, sampDer ling-Takt und andere JESD204C-Parameter entsprechen den Betriebsbedingungen des AD908D1.
Beim Hardware-Checkout-Test wird die Intel FPGA IP JESD204C mit der folgenden Parameterkonfiguration implementiert.
Globale Einstellung für alle Konfigurationen:
- E = 1
- CF = 0
- CS = 0
- Unterklasse = 1
- FCLK_MULP = 1
- WIDTH_MULP = 8
- SH_CONFIG = CRC-12
- FPGA-Verwaltungstakt (MHz) = 100
Testergebnisse
Die folgende Tabelle enthält die möglichen Ergebnisse und deren Definition.
Tabelle 4. Ergebnisdefinition
| Ergebnis | Definition |
| PASSIEREN | Es wurde beobachtet, dass das zu testende Gerät (DUT) ein konformes Verhalten zeigte. |
| PASS mit Kommentaren | Es wurde beobachtet, dass der Prüfling ein konformes Verhalten zeigte. Es ist jedoch eine zusätzliche Erläuterung der Situation enthalten (z. Bamplinks: Aus Zeitgründen wurde nur ein Teil der Tests durchgeführt. |
| Ergebnis | Definition |
| SCHEITERN | Es wurde beobachtet, dass der Prüfling ein nicht konformes Verhalten zeigte. |
| Warnung | Es wurde beobachtet, dass der Prüfling ein Verhalten zeigte, das nicht empfohlen wird. |
| Siehe Kommentare | Aus den Beobachtungen konnte kein gültiges Bestehen oder Nichtbestehen festgestellt werden. Eine zusätzliche Erläuterung der Situation ist beigefügt. |
Die folgende Tabelle zeigt die Ergebnisse für die Testfälle SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 und TL.2 mit den jeweiligen Werten von L, M, F, Datenrate, sampLing-Takt, Link-Takt und SYSREF-Frequenzen.
Tabelle 5. Ergebnis für die Testfälle SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 und TL.2
| NEIN. | L | M | F | S | HD | E | N | NP | ADC
Sampling Takt (MHz) |
FPGA-Gerätetakt (MHz) | FPGA
Bildtakt (MHz) |
FPGA
Link-Takt (MHz) |
Lane-Rate (Gbit/s) | Ergebnis |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | Passieren |
Kommentare zu Testergebnissen
In jedem Testfall stellt die RX JESD204C Intel FPGA IP erfolgreich die Sync-Header-Ausrichtung, die erweiterte Multiblock-Ausrichtung und die Benutzerdatenphase her.
R stellt kein Problem mit der Datenintegrität festamp und PRBS-Prüfer für JESD-Konfigurationen, die alle physischen Spuren abdecken, außerdem werden keine zyklische Redundanzprüfung (CRC) und Befehlsparitätsfehler beobachtet.
Bei bestimmten Aus- und Einschaltzyklen kann es bei den Parameterkonfigurationen zu Spur-Entzerrungsfehlern kommen. Um diesen Fehler zu vermeiden, sollten die LEMC-Offsetwerte programmiert werden oder Sie können dies mit dem Kalibrierungs-Sweep-Verfahren automatisieren. Weitere Informationen zu den zulässigen Werten des LEMC-Offsets finden Sie im RBD-Tuning-Mechanismus im F-Tile JESD204C IP-Benutzerhandbuch.
Zugehörige Informationen
RBD-Tuning-Mechanismus
Zusammenfassung
Dieser Bericht zeigt die Validierung der elektrischen Schnittstelle JESD204C Intel FPGA IP und PHY mit dem AD9081/9082 (R2 Silicon)-Gerät bis zu 24.75 Gbit/s für ADC. Es wird gezeigt, dass die vollständige Konfiguration und das Hardware-Setup Vertrauen in die Interoperabilität und Leistung der beiden Geräte schaffen.
Dokumentrevisionsverlauf für AN 927: JESD204C Intel FPGA IP und ADI AD9081 MxFE* ADC-Interoperabilitätsbericht für Intel Agilex F-Tile-Geräte
| Dokumentversion | Änderungen |
| 2022.04.25 | Erstveröffentlichung. |
AN 876: JESD204C Intel® FPGA IP und ADI AD9081 MxFE* ADC-Interoperabilitätsbericht für Intel® Agilex® F-Tile-Geräte
Dokumente / Ressourcen
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Intel JESD204C Intel FPGA IP und ADI AD9081 MxFE ADC Interoperabilitätsbericht [pdf] Benutzerhandbuch JESD204C Intel FPGA IP und ADI AD9081 MxFE ADC Interoperabilitätsbericht, JESD204C, Intel FPGA IP und ADI AD9081 MxFE ADC Interoperabilitätsbericht |