Hevitra ato Anatiny afeno ny
1 JESD204C Intel FPGA IP sy ADI AD9081 MxFE ADC Interoperability Report
2 Product Information
3 Torolàlana momba ny fampiasana vokatra
4 JESD204C Intel® FPGA IP sy ADI AD9081 MxFE* ADC Interoperability Report ho an'ny Intel® Agilex™ F-tile Devices
4.1 System Description
5 Documents / Loharano
5.1 References

INTEL-LOGO

JESD204C Intel FPGA IP sy ADI AD9081 MxFE ADC Interoperability Report

JESD204C-Intel-FPGA-IP-sy-ADI-AD9081-MxF- ADC-Interoperability-Report-PRODUCT-Image

Product Information

Ny vokatra voalaza ao amin'ny boky torolalana dia ny JESD204C Intel FPGA IP. Izy io dia singa fitaovana ampiasaina miaraka amin'ny Intel Agilex I-Series F-Tile Demo Board sy ny ADI AD9081-FMCA-EBZ EVM. Ny IP dia alefa amin'ny fomba Duplex fa ny lalan'ny mpandray ihany no ampiasaina. Mamokatra famantaranandro rohy 375 MHz ary famantaranandro 375 MHz. Ny fametrahana fitaovana ho an'ny fitsapana interoperability ADC dia aseho amin'ny sary 1. Ny IP dia mitaky ny SYSREF omen'ny mpamokatra famantaranandro izay loharanon'ny famantaranandro fitaovana JESD204C Intel FPGA IP.

Torolàlana momba ny fampiasana vokatra

Fanamboarana Hardware
Mba hametrahana ny fitaovana hampiasana ny JESD204C Intel FPGA IP dia araho ireto dingana ireto:

  1. Ampifandraiso ny ADI AD9081-FMCA-EBZ EVM amin'ny mpampitohy FMC+ an'ny Intel Agilex I-Series F-Tile Demo Board.
  2. Ataovy azo antoka fa ny famantarana SYSREF dia omen'ny mpamokatra famantaranandro izay loharanon'ny famantaranandro fitaovana JESD204C Intel FPGA IP.

System Description
Ny kisary ambaratonga rafitra dia mampiseho ny fomba ifandraisan'ny maody samihafa amin'ity famolavolana ity. Anisan'izany ny Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, ary famantaranandro sy fifandraisana isan-karazany.

Interoperability Methodology
Receiver Data Link Layer
Ity faritry ny fitsapana ity dia mirakitra ny tranga fitsapana ho an'ny fampifanarahana ny lohatenin'ny sync (SHA) sy ny fampifanarahana multiblock (EMBA). Ny JESD204C Intel FPGA IP dia mamaky rejisitra avy amin'ny sosona rohy data mandritra ny fitsapana, manoratra azy ireo ao anaty log files, ary manamarina azy ireo amin'ny fandalovana ny fepetra amin'ny script TCL.

JESD204C Intel® FPGA IP sy ADI AD9081 MxFE* ADC Interoperability Report ho an'ny Intel® Agilex™ F-tile Devices

Ny JESD204C Intel® FPGA IP dia haingam-pandeha avo lenta amin'ny alàlan'ny fifandraisana amin'ny fananana ara-tsaina (IP).
Ny JESD204C Intel FPGA IP dia nosedraina tamin'ny fitaovana miaraka amin'ireo fitaovana mpanova analog-to-digital (ADC) voafantina maromaro.
Ity tatitra ity dia manasongadina ny interoperability ny JESD204C Intel FPGA IP miaraka amin'ny AD9081 Mixed Signal Front End (MxFE*) evaluation module (EVM) avy amin'ny Analog Devices Inc. (ADI). Ny fizarana manaraka dia mamaritra ny fomba fisavana fitaovana sy ny valin'ny fitsapana.

Fampahafantarana mifandraika
F-tile JESD204C Intel FPGA IP User Guide

Fitakiana Hardware sy Software
Ny fitsapana interoperability dia mitaky ireto fitaovana sy rindrambaiko manaraka ireto: Hardware

  • Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) miaraka amin'ny adaptatera herinaratra 12V
  • Analog Devices (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
  • Skywork Si5345-D Evaluation Board (Si5345-D-EVB)
  • SMA lahy mankany SMP lahy
  • SMP lahy mankany SMP cable

Software

  • Intel Quartus® Prime Pro Edition rindrambaiko 21.4
  • AD9081_API version 1.1.0 na vao haingana (fampiharana Linux, ilaina amin'ny fanamafisana AD9081 EVM)

Fampahafantarana mifandraika

  • AD9081/AD9082 System Development User Guide
  • Skyworks Si5345-D Evaluation Board Torolàlana ho an'ny mpampiasa

Fanamboarana Hardware
Ny JESD204C Intel FPGA IP dia apetraka amin'ny fomba Duplex fa ny lalan'ny mpandray ihany no ampiasaina. Ho an'ny FCLK_MULP =1, WIDTH_MULP = 8, S = 1, ny PLL fototra dia miteraka famantaranandro rohy 375 MHz ary famantaranandro 375 MHz.
Ny Intel Agilex I-Series F-Tile Demo Board dia ampiasaina miaraka amin'ny ADI AD9081-FMCA-EBZ EVM mifandray amin'ny mpampitohy FMC+ amin'ny birao fampandrosoana. Ny fametrahana fitaovana ho an'ny fitsapana interoperability ADC dia aseho amin'ny sary Setup Hardware.- • Ny AD9081-FMCA-EBZ EVM dia mahazo hery avy amin'ny Intel Agilex I-Series F-Tile Demo Board amin'ny alalan'ny connector FMC+.

  • Ny F-tile transceiver sy JESD204C Intel FPGA IP core PLL famantaranandro dia omen'ny Si5345-D-EVB amin'ny alalan'ny SMA mankany SMP cable. Mametraha MUX_DIP_SW0 ho ambony amin'ny Agilex-I F-Tile Demo Board mba hahazoana antoka fa U22 dia maka CLKIN1 izay mifandray amin'ny tariby SMP.
  • Ny Si5345-D-EVB dia manome famantaranandro ho an'ny HMC7044 programmable clock generator izay hita ao amin'ny AD9081 EVM amin'ny alàlan'ny SMP mankany SMP cable.
  • Ny famantaranandro fitantanana ho an'ny JESD204C Intel FPGA IP core dia omen'ny Silicon Labs Si5332 programmable clock generator izay hita ao amin'ny Intel Agilex I-Series F-tile Demo Board.
  • Ny HMC7044 programmable clock generator dia manome ny AD9081 fitaovana fanondro famantaranandro. Ny loop-locked loop (PLL) misy ao amin'ny fitaovana AD9081 dia miteraka ny ADC tiana.ampling famantaranandro avy amin'ny famantaranandro fanondro fitaovana.
  • Ho an'ny Subclass 1, ny mpamokatra famantaranandro HMC7044 dia miteraka famantarana SYSREF ho an'ny fitaovana AD9081 sy ho an'ny JESD204C Intel FPGA IP amin'ny alàlan'ny mpampitohy FMC+.

tsy misyte: Intel dia manoro hevitra ny SYSREF omen'ny mpamokatra famantaranandro izay loharanon'ny famantaranandro fitaovana JESD204C Intel FPGA IP.

JESD204C-Intel-FPGA-IP-sy-ADI-AD9081-MxF- ADC-Interoperability-Report-01

System Description

Ity kisary ambaratonga rafitra manaraka ity dia mampiseho ny fomba ifandraisan'ireo maodely samihafa amin'ity famolavolana ity.

Sary 2. System Diagram JESD204C-Intel-FPGA-IP-sy-ADI-AD9081-MxF- ADC-Interoperability-Report-02

-tsoratra:

  1. M ny isan'ny mpanova.
  2. S dia ny isan'ny s nampitainaamples isaky ny mpanova isaky ny frame.
  3. WIDTH_MULP no fampitomboana ny sakan'ny angona eo amin'ny sosona fampiharana sy ny sosona fitaterana.
  4. N dia ny isan'ny bits fiovam-po isaky ny mpanova.
  5. Ny CS dia ny isan'ny bitika fanaraha-maso isaky ny fiovam-poamples.

Amin'ity setup ity, ohatraample L = 8, M = 4, ary F = 1, ny tahan'ny data amin'ny làlan'ny transceiver dia 24.75 Gbps.
Ny Si5332 OUT1 dia mamoaka famantaranandro 100 MHz mankany mgmt_clk. Ny Si5345-D-EVB dia miteraka famantaranandro roa, 375 MHz sy 100 MHz. Ny 375 MHz dia omena amin'ny multiplexer tafiditra ao amin'ny Intel Agilex I-Series F-tile Demo Board amin'ny alàlan'ny seranan-tsambo J19 SMA. Ny famantaranandro famotsorana an'ny multiplexer tafiditra dia mitondra ny famantaranandro famantaranandro F-tile transceiver (refclk_xcvr) sy JESD204C Intel FPGA IP core PLL famantaranandro (refclk_core). 100 MHz avy amin'ny Si5345-D-EVB dia mifandray amin'ny HMC7044 programmable clock generator izay misy ao amin'ny AD9081 EVM ho toy ny fampidirana famantaranandro.
(EXT_HMCREF).

Ny HCM7044 dia miteraka famantarana SYSREF tsindraindray amin'ny 11.71875 MHz amin'ny alàlan'ny FMC Connector.
Ny JESD204C Intel FPGA IP dia apetraka amin'ny fomba Duplex fa ny lalan'ny mpandray ihany no ampiasaina.

Interoperability Methodology
Ity fizarana manaraka ity dia mamaritra ny tanjon'ny fitsapana, ny fomba fiasa ary ny fepetra mandalo. Ny fitsapana dia mandrakotra ireto faritra manaraka ireto:

  • Soson'ny rohy momba ny angona mpandray
  • Receiver transport layer

Receiver Data Link Layer
Ity faritry ny fitsapana ity dia mirakitra ny tranga fitsapana ho an'ny fampifanarahana ny lohatenin'ny sync (SHA) sy ny fampifanarahana multiblock (EMBA).
Rehefa manomboka ny rohy, aorian'ny famerenana ny mpandray, ny JESD204C Intel FPGA IP dia manomboka mitady ny stream header sync izay ampitain'ny fitaovana. Ireo rejisitra manaraka avy amin'ny sosona rohy angona dia vakiana mandritra ny fitsapana, voasoratra ao anaty log files, ary voamarina noho ny fandalovana ny fepetra amin'ny alàlan'ny script TCL.

Fampahafantarana mifandraika
F-tile JESD204C Intel FPGA IP User Guide

Fandrindrana lohatenin'ny sync (SHA)
Tabilao 1. Tranga fitsapana fampifanarahana ny lohapejy

Tranga fitsapana TANJONA Description Criteria mandalo
SHA.1 Hamarino raha voamarina ny Sync Header Lock rehefa vita ny filaharan'ny famerenana. Ireto famantarana manaraka ireto dia vakiana avy amin'ny rejisitra:
  • Ny CDR_Lock dia vakiana avy amin'ny rejisitra rx_status3 (0x8C).
  • SH_Locked dia vakiana avy amin'ny rejisitra rx_status4 (0x90).
  • Ny jrx_sh_err_status dia vakiana avy amin'ny rejisitra rx_err_status (0x60).
  • Ny CDR_Lock sy SH_LOCK dia tokony hasongadina amin'ny avo mifanaraka amin'ny isan'ny lalana.
  • jrx_sh_err_status dia tokony ho
  •  Ny saha kely ao amin'ny jrx_sh_err_status dia manamarina ny sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, ary cdr_locked_err.
SHA.2 Hamarino ny satan'ny Sync Header Lock rehefa vita ny hidin'ny loham-pandrindrana (na mandritra ny dingana Fanitsiana Fisakanana Miitatra) ary stable. invalid_sync_header dia vakiana ho an'ny sata hidin'ny Sync Header avy amin'ny rejisitra (0x60[8]). invalid_sync_header dia tokony ho 0.

Fanitsiana sakantsakana miitatra (EMBA)

Tabilao 2. Tranga fitsapana fampifanarahana Multiblock

Tranga fitsapana TANJONA Description Criteria mandalo  
EMBA.1 Hamarino raha tsy aorian'ny fanambaran'ny Sync Header Lock ihany no apetraka ny Lock Multiblock Extended. Ireto famantarana manaraka ireto dia vakiana amin'ny alàlan'ny rejisitra:
  • Ny sanda EMB_Locked_1 dia tokony hitovy amin'ny 1 mifanitsy amin'ny lalana tsirairay. EMB_Lock_err dia tokony ho 0.
  
 
  Tranga fitsapana TANJONA Description Criteria mandalo
     
  • EMB_Locked_1 dia vakiana avy amin'ny rejisitra rx_status5 (0x94).
  • EMB_Lock_err dia vakiana avy amin'ny rejisitra rx_err_status (0x60[19]).
  
  EMBA.2 Hamarino raha milamina ny satan'ny Fanidiana Multiblock (aorian'ny hidin-trano maromaro na mandra-pivoaka ny buffer elastika) miaraka amin'ny multiblock tsy mety. invalid_eomb_eoemb dia vakiana avy amin'ny rejisitra rx_err_status (0x60[10:9]). invalid_eomb_eoemb dia tokony ho “00”.
  EMBA.3 Jereo ny fampifanarahana ny lalana. Ireto sanda manaraka ireto dia vakiana avy amin'ny rejisitra:
  • elastic_buf_over_flow dia vakiana avy amin'ny rejisitra rx_err_status (0x60[20]).
  • elastic_buf_full dia vakiana avy amin'ny rejisitra rx_status6 (0x98).
  • elastic_buf_over_flow dia tokony ho 0.
  • Ny sanda elastic_buf_full dia tokony hitovy amin'ny 1 mifanitsy amin'ny lalana tsirairay.

Layer fitaterana mpandray (TL)
Mba hijerena ny fahamarinan'ny angon-drakitra momba ny angon-drakitra momba ny karama amin'ny alàlan'ny receiver (RX) JESD204C Intel FPGA IP sy ny sosona fitaterana, ny ADC dia namboarina ho ramp/ Modely fitsapana PRBS. Ny ADC koa dia napetraka hiasa miaraka amin'ny fanamafisana mitovy amin'ny napetraka ao amin'ny JESD204C Intel FPGA IP. Ny ramp/ PRBS checker amin'ny lamba FPGA dia manamarina ny ramp/PRBS ny fahamarinan'ny angona mandritra ny iray minitra. Ny RX JESD204C Intel FPGA IP rejistra rx_err dia nodinihina tsy tapaka ho an'ny sanda aotra mandritra ny iray minitra.
Ny sary etsy ambany dia mampiseho ny fananganana fitsapana hevitra momba ny fanamarinana ny fahamarinan'ny angona.

Sary 3. Fanamarinana ny fahamarinan'ny angona amin'ny fampiasana Ramp/PRBS15 Checker

JESD204C-Intel-FPGA-IP-sy-ADI-AD9081-MxF- ADC-Interoperability-Report-03

Tabilao 3. Fitaterana sosona fitsapana tranga

Tranga fitsapana TANJONA Description Criteria mandalo
TL.1 Jereo ny sarintany sosona fitaterana amin'ny fantsona data amin'ny fampiasana ramp modely fitsapana. Data_mode dia napetraka amin'ny Ramp_mode.

Ireto famantarana manaraka ireto dia vakiana amin'ny alàlan'ny rejisitra:

  • crc_err dia vakiana avy amin'ny rx_err_status (0x60[14]).
  •  jrx_patchk_data_error dia vakiana avy amin'ny rejisitra tst_err0.
  • crc_err dia tokony ho ambany raha mandalo.
  • jrx_patchk_data_error dia tokony ho ambany.
TL.2 Hamarino ny sarintany sosona fitaterana amin'ny fantsona data amin'ny alàlan'ny lamina fitsapana PRBS15. Data_mode dia napetraka amin'ny pbs_mode.

Ireto sanda manaraka ireto dia vakiana avy amin'ny rejisitra:

  • crc_err dia vakiana avy amin'ny rx_err_status (0x60[14]).
  • jrx_patchk_data_error dia vakiana avy amin'ny rejisitra tst_err0.
  • crc_err dia tokony ho ambany raha mandalo.
  • jrx_patchk_data_error dia tokony ho ambany.

JESD204C Intel FPGA IP sy ADC Configurations
Ny marika JESD204C Intel FPGA IP (L, M, ary F) amin'ity checkout hardware ity dia tohanan'ny fitaovana AD9081. Ny tahan'ny data transceiver, sampNy famantaranandro ling, ary ny masontsivana JESD204C hafa dia manaraka ny fepetra fiasan'ny AD908D1.
Ny fitsirihana amin'ny hardware dia mampihatra ny JESD204C Intel FPGA IP miaraka amin'ny fanamafisana ny mari-pamantarana manaraka.

Fikirana maneran-tany ho an'ny fandrindrana rehetra:

  • E = 1
  • CF = 0
  • CS = 0
  • Sobika = 1
  • FCLK_MULP = 1
  • WIDTH_MULP = 8
  • SH_CONFIG = CRC-12
  • Famantaranandro fitantanana FPGA (MHz) = 100

Vokatra fitsapana
Ity tabilao manaraka ity dia ahitana ny mety ho vokatra sy ny famaritana azy.

Table 4. Famaritana ny valiny

vokany FAMARITANA
nitranga Ny Device Under Test (DUT) dia hita fa mampiseho fihetsika mifanaraka.
PASS miaraka amin'ny fanehoan-kevitra Ny DUT dia hita fa mampiseho fihetsika mifanaraka. Na izany aza, misy fanazavana fanampiny momba ny toe-javatra misy (ohatraample: noho ny fetran'ny fotoana dia ampahany amin'ny fitiliana ihany no natao).
vokany FAMARITANA
tsy Ny DUT dia hita fa mampiseho fihetsika tsy mifanaraka.
FAMPITANDREMANA Ny DUT dia voamarika fa mampiseho fihetsika izay tsy soso-kevitra.
Jereo ny fanehoan-kevitra Araka ny tsikaritra dia tsy azo faritana ny mety ho azo na tsy nahomby. Misy fanazavana fanampiny momba ny zava-misy.

Ity tabilao manaraka ity dia mampiseho ny valin'ny tranga fitsapana SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 ary TL.2 miaraka amin'ny sanda L, M, F, tahan'ny data, sampfamantaranandro ling, famantaranandro rohy, ary matetika SYSREF.

Tabilao 5. Vokatra ho an'ny tranga fitsapana SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, ary TL.2

Tsia. L M F S HD E N NP ADC

Sampling Clock (MHz)

 Famantaranandro fitaovana FPGA (MHz) FPGA

Frame Clock (MHz)

 FPGA

Rohy famantaranandro (MHz)

 Lalan-dalana (Gbps) vokany
1 8 4 1 1 0 1 16 16 3000.00 375.00 375.00 375.00 24.75 nitranga

Hevitra momba ny valin'ny fitsapana
Amin'ny tranga fitsapana tsirairay, ny RX JESD204C Intel FPGA IP dia nahomby tamin'ny fametrahana ny fampifanarahana ny lohatenin'ny sync, ny filaharan'ny multiblock, ary mandra-pahatongan'ny dingana data momba ny mpampiasa.
Tsy misy olana momba ny fahamarinan'ny angona voamariky ny Ramp ary ny mpanamarina PRBS ho an'ny fanamafisana JESD mandrakotra ny lalana ara-batana rehetra, tsy misy ihany koa ny fanamarinana famerenam-bidy (CRC) sy ny fahadisoana amin'ny baiko.
Mandritra ny tsingerin'ny herinaratra sasany, mety hipoitra ny hadisoan'ny lane deskew miaraka amin'ny fanefena masontsivana. Mba hialana amin'io hadisoana io dia tokony halamina ny soatoavin'ny LEMC offset na azonao atao ny manao automatique izany amin'ny fomba famafana ny calibration. Raha mila fanazavana fanampiny momba ny soatoavina ara-dalàna amin'ny LEMC offset dia jereo ny RBD Tuning Mechanism ao amin'ny F-tile JESD204C IP User Guide.

Fampahafantarana mifandraika
RBD Tuning Mekanisma

FAMINTINANA
Ity tatitra ity dia mampiseho ny fanamarinana ny JESD204C Intel FPGA IP sy ny fifandraisana elektrika PHY miaraka amin'ny fitaovana AD9081/9082 (R2 Silicon) hatramin'ny 24.75 Gbps ho an'ny ADC. Ny fandrindrana feno sy ny fametrahana fitaovana dia aseho mba hanomezana fahatokisana ny fifampiraharahana sy ny fahombiazan'ireo fitaovana roa ireo.

Tantara fanavaozana antontan-taratasy ho an'ny AN 927: JESD204C Intel FPGA IP sy ADI AD9081 MxFE* ADC Interoperability Report ho an'ny Intel Agilex F-Tile Devices

Document Version FIOVANA
2022.04.25 Famoahana voalohany.

AN 876: JESD204C Intel® FPGA IP sy ADI AD9081 MxFE* ADC Interoperability Report for Intel® Agilex® F-Tile Devices

Documents / Loharano

intel JESD204C Intel FPGA IP sy ADI AD9081 MxFE ADC Interoperability Report [pdf] Torolàlana ho an'ny mpampiasa
JESD204C Intel FPGA IP sy ADI AD9081 MxFE ADC Interoperability Report, JESD204C, Intel FPGA IP ary ADI AD9081 MxFE ADC Interoperability Report

References

Mametraha hevitra

Tsy havoaka ny adiresy mailakao. Voamarika ireo saha ilaina *