JESD204C इंटेल FPGA IP और ADI AD9081 MxFE ADC इंटरऑपरेबिलिटी रिपोर्ट

उत्पाद की जानकारी

उपयोगकर्ता पुस्तिका में जिस उत्पाद का उल्लेख किया गया है वह JESD204C Intel FPGA IP है। यह एक हार्डवेयर घटक है जिसका उपयोग Intel Agilex I-Series F-Tile Demo Board और ADI AD9081-FMCA-EBZ EVM के साथ संयोजन में किया जाता है। IP को डुप्लेक्स मोड में इंस्टेंट किया जाता है लेकिन केवल रिसीवर पथ का उपयोग किया जाता है। यह 375 मेगाहर्ट्ज लिंक क्लॉक और 375 मेगाहर्ट्ज फ्रेम क्लॉक उत्पन्न करता है। ADC इंटरऑपरेबिलिटी टेस्ट के लिए हार्डवेयर सेटअप चित्र 1 में दिखाया गया है। IP को क्लॉक जनरेटर द्वारा SYSREF प्रदान करने की आवश्यकता होती है जो JESD204C Intel FPGA IP डिवाइस क्लॉक को स्रोत करता है।

उत्पाद उपयोग निर्देश

हार्डवेयर सेटअप
JESD204C Intel FPGA IP का उपयोग करने के लिए हार्डवेयर सेट अप करने हेतु, इन चरणों का पालन करें:

1. ADI AD9081-FMCA-EBZ EVM को Intel Agilex I-Series F-Tile डेमो बोर्ड के FMC+ कनेक्टर से कनेक्ट करें।
2. सुनिश्चित करें कि SYSREF सिग्नल क्लॉक जनरेटर द्वारा प्रदान किया गया है जो JESD204C Intel FPGA IP डिवाइस क्लॉक को स्रोत करता है।

सिस्टम विवरण
सिस्टम-स्तरीय आरेख दिखाता है कि इस डिज़ाइन में विभिन्न मॉड्यूल कैसे जुड़े हुए हैं। इसमें इंटेल एजिलेक्स-आई एफ-टाइल डेमो बोर्ड, इंटेल एजिलेक्स एफ-टाइल डिवाइस, टॉप-लेवल आरटीएल, प्लेटफ़ॉर्म डिज़ाइनर सिस्टम, पैटर्न जेनरेटर, पैटर्न चेकर, एफ-टाइल जेईएसडी204सी डुप्लेक्स आईपी कोर और विभिन्न क्लॉक और इंटरफेस शामिल हैं।

अंतरसंचालनीयता पद्धति
रिसीवर डेटा लिंक परत
यह परीक्षण क्षेत्र सिंक हेडर अलाइनमेंट (SHA) और विस्तारित मल्टीब्लॉक अलाइनमेंट (EMBA) के लिए परीक्षण मामलों को कवर करता है। JESD204C इंटेल FPGA IP परीक्षण के दौरान डेटा लिंक लेयर से रजिस्टर पढ़ता है, उन्हें लॉग में लिखता है files, और उन्हें TCL स्क्रिप्ट के माध्यम से मानदंड पारित करने के लिए सत्यापित करता है।

JESD204C Intel® FPGA IP और ADI AD9081 MxFE* ADC इंटरऑपरेबिलिटी रिपोर्ट Intel® Agilex™ F-टाइल डिवाइस के लिए

JESD204C इंटेल® FPGA IP एक उच्च गति वाला पॉइंट-टू-पॉइंट सीरियल इंटरफ़ेस बौद्धिक संपदा (IP) है।
JESD204C इंटेल FPGA IP का कई चयनित JESD204C अनुरूप एनालॉग-टू-डिजिटल कनवर्टर (ADC) उपकरणों के साथ हार्डवेयर परीक्षण किया गया है।
यह रिपोर्ट एनालॉग डिवाइसेज इंक. (ADI) के AD204 मिक्स्ड सिग्नल फ्रंट एंड (MxFE*) मूल्यांकन मॉड्यूल (EVM) के साथ JESD9081C इंटेल FPGA IP की इंटरऑपरेबिलिटी पर प्रकाश डालती है। निम्नलिखित अनुभाग हार्डवेयर चेकआउट पद्धति और परीक्षण परिणामों का वर्णन करते हैं।

संबंधित जानकारी
F-टाइल JESD204C इंटेल FPGA IP उपयोगकर्ता गाइड

हार्डवेयर और सॉफ्टवेयर आवश्यकताएँ
इंटरऑपरेबिलिटी परीक्षण के लिए निम्नलिखित हार्डवेयर और सॉफ़्टवेयर टूल की आवश्यकता होती है: हार्डवेयर

• इंटेल एजिलेक्स™ आई-सीरीज एफ-टाइल डेमो बोर्ड (AGIB027R29A1E2VR0) 12V पावर एडाप्टर के साथ
• एनालॉग डिवाइस (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• स्काईवर्क Si5345-D मूल्यांकन बोर्ड (Si5345-D-EVB)
• एसएमए पुरुष से एसएमपी पुरुष
• एसएमपी पुरुष से एसएमपी केबल

सॉफ़्टवेयर

• इंटेल क्वार्टस® प्राइम प्रो संस्करण सॉफ्टवेयर संस्करण 21.4
• AD9081_API संस्करण 1.1.0 या नया (Linux अनुप्रयोग, AD9081 EVM कॉन्फ़िगरेशन के लिए आवश्यक)

संबंधित जानकारी

• AD9081/AD9082 सिस्टम डेवलपमेंट उपयोगकर्ता गाइड
• स्काईवर्क्स Si5345-D मूल्यांकन बोर्ड उपयोगकर्ता गाइड

हार्डवेयर सेटअप
JESD204C इंटेल FPGA IP को डुप्लेक्स मोड में इंस्टेंटिएट किया जाता है लेकिन केवल रिसीवर पथ का उपयोग किया जाता है। FCLK_MULP =1, WIDTH_MULP = 8, S = 1 के लिए, कोर PLL एक 375 मेगाहर्ट्ज लिंक क्लॉक और एक 375 मेगाहर्ट्ज फ्रेम क्लॉक उत्पन्न करता है।
इंटेल एजिलेक्स आई-सीरीज एफ-टाइल डेमो बोर्ड का उपयोग एडीआई AD9081-FMCA-EBZ EVM के साथ किया जाता है, जो डेवलपमेंट बोर्ड के FMC+ कनेक्टर से जुड़ा होता है। ADC इंटरऑपरेबिलिटी टेस्ट के लिए हार्डवेयर सेटअप हार्डवेयर सेटअप चित्र में दिखाया गया है।- • AD9081-FMCA-EBZ EVM को FMC+ कनेक्टर के माध्यम से इंटेल एजिलेक्स आई-सीरीज एफ-टाइल डेमो बोर्ड से बिजली मिलती है।

• F-टाइल ट्रांसीवर और JESD204C इंटेल FPGA IP कोर PLL संदर्भ घड़ियाँ Si5345-D-EVB द्वारा SMA से SMP केबल के माध्यम से आपूर्ति की जाती हैं। यह सुनिश्चित करने के लिए कि U0 CLKIN22 ले रहा है जो SMP केबल से जुड़ा हुआ है, Agilex-I F-टाइल डेमो बोर्ड पर MUX_DIP_SW1 को उच्च पर सेट करें।
• Si5345-D-EVB, SMP से SMP केबल के माध्यम से AD7044 EVM में मौजूद HMC9081 प्रोग्रामेबल क्लॉक जनरेटर को एक संदर्भ घड़ी प्रदान करता है।
• JESD204C इंटेल FPGA आईपी कोर के लिए प्रबंधन घड़ी इंटेल एजिलेक्स I-सीरीज एफ-टाइल डेमो बोर्ड में मौजूद सिलिकॉन लैब्स Si5332 प्रोग्रामेबल घड़ी जनरेटर द्वारा प्रदान की जाती है।
• HMC7044 प्रोग्रामेबल क्लॉक जनरेटर AD9081 डिवाइस संदर्भ घड़ी प्रदान करता है। AD9081 डिवाइस में मौजूद फेज़-लॉक्ड लूप (PLL) वांछित ADC उत्पन्न करता हैampडिवाइस संदर्भ घड़ी से लिंग घड़ी.
• उपवर्ग 1 के लिए, HMC7044 क्लॉक जनरेटर AD9081 डिवाइस के लिए और FMC+ कनेक्टर के माध्यम से JESD204C Intel FPGA IP के लिए SYSREF सिग्नल उत्पन्न करता है।

नहींte: इंटेल SYSREF को क्लॉक जनरेटर द्वारा प्रदान करने की अनुशंसा करता है जो JESD204C इंटेल FPGA IP डिवाइस क्लॉक को स्रोत करता है।

सिस्टम विवरण

निम्नलिखित सिस्टम-स्तरीय आरेख दिखाता है कि इस डिज़ाइन में विभिन्न मॉड्यूल कैसे जुड़े हुए हैं।

चित्र 2. सिस्टम आरेख

नोट्स:

1. M कन्वर्टर्स की संख्या है.
2. S प्रेषित s की संख्या हैampप्रति फ्रेम प्रति कनवर्टर लेस.
3. WIDTH_MULP अनुप्रयोग परत और परिवहन परत के बीच डेटा चौड़ाई गुणक है।
4. N प्रति कनवर्टर रूपांतरण बिट्स की संख्या है।
5. CS प्रति रूपांतरण नियंत्रण बिट्स की संख्या हैampलेस.

इस सेटअप में, उदाहरण के लिएampयदि L = 8, M = 4, और F = 1 है, तो ट्रांसीवर लेन की डेटा दर 24.75 Gbps है।
Si5332 OUT1 mgmt_clk के लिए 100 मेगाहर्ट्ज क्लॉक जनरेट करता है। Si5345-D-EVB दो क्लॉक फ्रीक्वेंसी, 375 मेगाहर्ट्ज और 100 मेगाहर्ट्ज जनरेट करता है। 375 मेगाहर्ट्ज को इंटेल एजिलेक्स I-सीरीज F-टाइल डेमो बोर्ड में एम्बेडेड मल्टीप्लेक्सर को J19 SMA पोर्ट के माध्यम से सप्लाई किया जाता है। एम्बेडेड मल्टीप्लेक्सर की आउटपुट क्लॉक F-टाइल ट्रांसीवर रेफरेंस क्लॉक (refclk_xcvr) और JESD204C इंटेल FPGA IP कोर PLL रेफरेंस क्लॉक (refclk_core) को ड्राइव करती है। Si100-D-EVB से 5345 मेगाहर्ट्ज AD7044 EVM में क्लॉक इनपुट के रूप में मौजूद HMC9081 प्रोग्रामेबल क्लॉक जनरेटर से जुड़ा हुआ है।
(EXT_HMCREF).

HCM7044, FMC कनेक्टर के माध्यम से 11.71875 मेगाहर्ट्ज का आवधिक SYSREF सिग्नल उत्पन्न करता है।
JESD204C इंटेल FPGA IP को डुप्लेक्स मोड में इंस्टैंशिएट किया जाता है, लेकिन केवल रिसीवर पथ का उपयोग किया जाता है।

अंतरसंचालनीयता पद्धति
निम्नलिखित अनुभाग में परीक्षण के उद्देश्यों, प्रक्रिया और उत्तीर्णता मानदंडों का वर्णन किया गया है। परीक्षण में निम्नलिखित क्षेत्र शामिल हैं:

• रिसीवर डेटा लिंक परत
• रिसीवर परिवहन परत

रिसीवर डेटा लिंक परत
यह परीक्षण क्षेत्र सिंक हेडर संरेखण (SHA) और विस्तारित मल्टीब्लॉक संरेखण (EMBA) के लिए परीक्षण मामलों को कवर करता है।
लिंक स्टार्ट अप पर, रिसीवर रीसेट के बाद, JESD204C इंटेल FPGA IP डिवाइस द्वारा प्रेषित सिंक हेडर स्ट्रीम की तलाश शुरू करता है। परीक्षण के दौरान डेटा लिंक लेयर से निम्नलिखित रजिस्टर पढ़े जाते हैं, लॉग में लिखे जाते हैं files, और TCL स्क्रिप्ट के माध्यम से मानदंड पारित करने के लिए सत्यापित किया गया।

संबंधित जानकारी
F-टाइल JESD204C इंटेल FPGA IP उपयोगकर्ता गाइड

सिंक हेडर संरेखण (SHA)
तालिका 1. सिंक हेडर संरेखण परीक्षण मामले

परीक्षण मामला	उद्देश्य	विवरण	उत्तीर्णता मानदंड
एसएचए.1	जाँच करें कि रीसेट अनुक्रम पूरा होने के बाद सिंक हेडर लॉक लागू हुआ है या नहीं।	रजिस्टरों से निम्नलिखित संकेत पढ़े जाते हैं: CDR_Lock को rx_status3 (0x8C) रजिस्टर से पढ़ा जाता है। SH_Locked को rx_status4 (0x90) रजिस्टर से पढ़ा जाता है। jrx_sh_err_status को rx_err_status (0x60) रजिस्टर से पढ़ा जाता है।	CDR_Lock और SH_LOCK को लेन्स की संख्या के अनुरूप उच्च स्तर पर रखा जाना चाहिए। jrx_sh_err_status होना चाहिए  jrx_sh_err_status में बिट फ़ील्ड sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, और cdr_locked_err की जांच करता है।
एसएचए.2	सिंक हेडर लॉक प्राप्त होने के बाद (या विस्तारित मल्टी-ब्लॉक संरेखण चरण के दौरान) और स्थिर होने पर सिंक हेडर लॉक स्थिति की जांच करें।	रजिस्टर (0x60[8]) से सिंक हेडर लॉक स्थिति के लिए invalid_sync_header पढ़ा जाता है.	invalid_sync_header स्थिति 0 होनी चाहिए.

विस्तारित मल्टीब्लॉक संरेखण (EMBA)

तालिका 2. विस्तारित मल्टीब्लॉक संरेखण परीक्षण मामले

परीक्षण मामला		उद्देश्य		विवरण		उत्तीर्णता मानदंड
ईएमबीए.1		जाँच करें कि क्या विस्तारित मल्टीब्लॉक लॉक केवल सिंक हेडर लॉक के लागू होने के बाद ही लागू होता है।		निम्नलिखित संकेतों को रजिस्टरों के माध्यम से पढ़ा जाता है:		EMB_Locked_1 मान प्रत्येक लेन के लिए 1 के बराबर होना चाहिए। EMB_Lock_err मान 0 होना चाहिए।
	परीक्षण मामला		उद्देश्य		विवरण		उत्तीर्णता मानदंड
					EMB_Locked_1 को rx_status5 (0x94) रजिस्टर से पढ़ा जाता है। EMB_Lock_err को rx_err_status (0x60[19]) रजिस्टर से पढ़ा जाता है.
	ईएमबीए.2		जाँच करें कि क्या विस्तारित मल्टीब्लॉक लॉक स्थिति स्थिर है (विस्तारित मल्टीब्लॉक लॉक के बाद या इलास्टिक बफर जारी होने तक) और कोई अमान्य मल्टीब्लॉक नहीं है।		invalid_eomb_eomemb को rx_err_status (0x60[10:9]) रजिस्टर से पढ़ा जाता है।		invalid_eomb_eoemb को “00” होना चाहिए.
	ईएमबीए.3		लेन संरेखण की जाँच करें.		रजिस्टरों से निम्नलिखित मान पढ़े जाते हैं: elastic_buf_over_flow को rx_err_status (0x60[20]) रजिस्टर से पढ़ा जाता है. elastic_buf_full को rx_status6 (0x98) रजिस्टर से पढ़ा जाता है।		elastic_buf_over_flow 0 होना चाहिए. elastic_buf_full मान प्रत्येक लेन के अनुरूप 1 के बराबर होना चाहिए।

रिसीवर ट्रांसपोर्ट लेयर (टीएल)
रिसीवर (RX) JESD204C इंटेल FPGA आईपी और ट्रांसपोर्ट लेयर के माध्यम से पेलोड डेटा स्ट्रीम की डेटा अखंडता की जांच करने के लिए, ADC को r पर कॉन्फ़िगर किया गया हैamp/PRBS परीक्षण पैटर्न। ADC को भी उसी कॉन्फ़िगरेशन के साथ संचालित करने के लिए सेट किया गया है जैसा कि JESD204C Intel FPGA IP में सेट किया गया है।amp/FPGA फैब्रिक में PRBS चेकर r की जाँच करता हैamp/PRBS डेटा अखंडता एक मिनट के लिए। RX JESD204C इंटेल FPGA IP रजिस्टर rx_err को एक मिनट के लिए शून्य मान के लिए लगातार पोल किया जाता है।
नीचे दिया गया चित्र डेटा अखंडता जाँच के लिए संकल्पनात्मक परीक्षण सेटअप दर्शाता है।

चित्र 3. R का उपयोग करके डेटा अखंडता जाँचamp/PRBS15 चेकर

तालिका 3. ट्रांसपोर्ट लेयर परीक्षण मामले

परीक्षण मामला	उद्देश्य	विवरण	उत्तीर्णता मानदंड
टीएल.1	आर का उपयोग करके डेटा चैनल की ट्रांसपोर्ट लेयर मैपिंग की जाँच करेंamp परीक्षण पैटर्न।	Data_mode को R पर सेट किया गया हैamp_तरीका। निम्नलिखित संकेतों को रजिस्टरों के माध्यम से पढ़ा जाता है: crc_err को rx_err_status (0x60[14]) से पढ़ा जाता है.  jrx_patchk_data_error को tst_err0 रजिस्टर से पढ़ा जाता है।	crc_err को पास करने के लिए कम होना चाहिए। jrx_patchk_data_error कम होना चाहिए.
टीएल.2	PRBS15 परीक्षण पैटर्न का उपयोग करके डेटा चैनल की ट्रांसपोर्ट लेयर मैपिंग की जाँच करें।	Data_mode को prbs_mode पर सेट किया गया है. रजिस्टरों से निम्नलिखित मान पढ़े जाते हैं: crc_err को rx_err_status (0x60[14]) से पढ़ा जाता है. jrx_patchk_data_error को tst_err0 रजिस्टर से पढ़ा जाता है।	crc_err को पास करने के लिए कम होना चाहिए। jrx_patchk_data_error कम होना चाहिए.

JESD204C इंटेल FPGA IP और ADC कॉन्फ़िगरेशन
इस हार्डवेयर चेकआउट में JESD204C इंटेल FPGA IP पैरामीटर (L, M, और F) AD9081 डिवाइस द्वारा मूल रूप से समर्थित हैं। ट्रांसीवर डेटा दर, एसampलिंग घड़ी, और अन्य JESD204C पैरामीटर AD908D1 ऑपरेटिंग शर्तों के अनुरूप हैं।
हार्डवेयर चेकआउट परीक्षण निम्नलिखित पैरामीटर कॉन्फ़िगरेशन के साथ JESD204C इंटेल FPGA IP को कार्यान्वित करता है।

सभी कॉन्फ़िगरेशन के लिए वैश्विक सेटिंग:

• ई = 1
• सीएफ = 0
• सीएस = 0
• उपवर्ग = १
• एफसीएलके_एमयूएलपी = 1
• चौड़ाई_म्युल्प = 8
• SH_CONFIG = सीआरसी-12
• FPGA प्रबंधन घड़ी (MHz) = 100

परीक्षा के परिणाम
निम्नलिखित तालिका में संभावित परिणाम और उनकी परिभाषा दी गई है।

तालिका 4. परिणाम परिभाषा

परिणाम	परिभाषा
उत्तीर्ण	परीक्षणाधीन उपकरण (DUT) में अनुरूप व्यवहार देखा गया।
टिप्पणियों के साथ पास करें	डीयूटी को अनुरूप व्यवहार प्रदर्शित करते हुए देखा गया। हालाँकि, स्थिति का एक अतिरिक्त स्पष्टीकरण शामिल किया गया है (उदाहरण के लिएamp(समय की कमी के कारण, परीक्षण का केवल एक भाग ही किया जा सका)।

परिणाम	परिभाषा
असफल	डी.यू.टी. में गैर-अनुरूप व्यवहार देखा गया।
चेतावनी	डी.यू.टी. में ऐसा व्यवहार देखा गया जो अनुशंसित नहीं है।
टिप्पणियाँ देखें	अवलोकनों से, वैध पास या फेल का निर्धारण नहीं किया जा सका। स्थिति का एक अतिरिक्त स्पष्टीकरण शामिल है।

निम्न तालिका परीक्षण मामलों SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 और TL.2 के परिणामों को L, M, F, डेटा दर, s के क्रमशः मानों के साथ दिखाती हैampलिंग घड़ी, लिंक घड़ी, और SYSREF आवृत्तियों.

तालिका 5. परीक्षण मामलों SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, और TL.2 के परिणाम

नहीं।	L	M	F	S	HD	E	N	NP	एडीसी Sampलिंग घड़ी (मेगाहर्ट्ज)	FPGA डिवाइस क्लॉक (MHz)	एफपीजीए फ़्रेम घड़ी (मेगाहर्ट्ज)	एफपीजीए लिंक घड़ी (मेगाहर्ट्ज)	लेन दर (जीबीपीएस)	परिणाम
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	उत्तीर्ण

परीक्षा परिणाम टिप्पणियाँ
प्रत्येक परीक्षण मामले में, RX JESD204C इंटेल FPGA IP सफलतापूर्वक सिंक हेडर संरेखण, विस्तारित मल्टीब्लॉक संरेखण और उपयोगकर्ता डेटा चरण तक स्थापित करता है।
आर द्वारा कोई डेटा अखंडता समस्या नहीं देखी गईamp और सभी भौतिक लेनों को कवर करने वाले जेईएसडी कॉन्फ़िगरेशन के लिए पीआरबीएस चेकर, इसके अलावा कोई चक्रीय अतिरेक जांच (सीआरसी) और कमांड समता त्रुटि नहीं देखी गई है।
कुछ पावर साइकिल के दौरान, पैरामीटर कॉन्फ़िगरेशन के साथ लेन डिस्क्यू त्रुटि दिखाई दे सकती है। इस त्रुटि से बचने के लिए, LEMC ऑफ़सेट मानों को प्रोग्राम किया जाना चाहिए या आप कैलिब्रेशन स्वीप प्रक्रिया के साथ इसे स्वचालित कर सकते हैं। LEMC ऑफ़सेट के वैध मानों के बारे में अधिक जानकारी के लिए, F-टाइल JESD204C IP उपयोगकर्ता गाइड में RBD ट्यूनिंग मैकेनिज्म देखें।

संबंधित जानकारी
आरबीडी ट्यूनिंग तंत्र

सारांश
यह रिपोर्ट AD204/9081 (R9082 सिलिकॉन) डिवाइस के साथ JESD2C इंटेल FPGA IP और PHY इलेक्ट्रिकल इंटरफ़ेस की ADC के लिए 24.75 Gbps तक की वैधता को दर्शाती है। दोनों डिवाइस की इंटरऑपरेबिलिटी और परफॉरमेंस में भरोसा दिलाने के लिए पूरा कॉन्फ़िगरेशन और हार्डवेयर सेटअप दिखाया गया है।

AN 927 के लिए दस्तावेज़ संशोधन इतिहास: JESD204C Intel FPGA IP और Intel Agilex F-Tile डिवाइस के लिए ADI AD9081 MxFE* ADC इंटरऑपरेबिलिटी रिपोर्ट

दस्तावेज़ संस्करण	परिवर्तन
2022.04.25	प्रारंभिक रिहाई।

AN 876: Intel® Agilex® F-Tile डिवाइस के लिए JESD204C Intel® FPGA IP और ADI AD9081 MxFE* ADC इंटरऑपरेबिलिटी रिपोर्ट

दस्तावेज़ / संसाधन

इंटेल JESD204C इंटेल FPGA IP और ADI AD9081 MxFE ADC इंटरऑपरेबिलिटी रिपोर्ट [पीडीएफ] उपयोगकर्ता गाइड JESD204C इंटेल FPGA IP और ADI AD9081 MxFE ADC इंटरऑपरेबिलिटी रिपोर्ट, JESD204C, इंटेल FPGA IP और ADI AD9081 MxFE ADC इंटरऑपरेबिलिटी रिपोर्ट

संदर्भ

• उपयोगकर्ता पुस्तिका