JESD204C Intel FPGA IP i ADI AD9081 MxFE ADC Informe d'interoperabilitat

Informació del producte

El producte esmentat al manual d'usuari és el JESD204C Intel FPGA IP. És un component de maquinari que s'utilitza conjuntament amb la placa de demostració F-Tile Intel Agilex I-Series i l'ADI AD9081-FMCA-EBZ EVM. La IP s'instancia en mode dúplex, però només s'utilitza la ruta del receptor. Genera un rellotge d'enllaç de 375 MHz i un rellotge de trama de 375 MHz. La configuració del maquinari per a la prova d'interoperabilitat de l'ADC es mostra a la figura 1. La IP requereix que SYSREF sigui proporcionada pel generador de rellotge que genera el rellotge del dispositiu IP FPGA Intel JESD204C.

Instruccions d'ús del producte

Configuració del maquinari
Per configurar el maquinari per utilitzar la IP FPGA Intel JESD204C, seguiu aquests passos:

1. Connecteu l'ADI AD9081-FMCA-EBZ EVM al connector FMC+ de la placa de demostració Intel Agilex I-Series F-Tile.
2. Assegureu-vos que el senyal SYSREF el proporciona el generador de rellotge que genera el rellotge del dispositiu IP FPGA Intel JESD204C.

Descripció del sistema
El diagrama a nivell de sistema mostra com es connecten els diferents mòduls en aquest disseny. Inclou la placa de demostració Intel Agilex-I F-tile, el dispositiu Intel Agilex F-tile, RTL de primer nivell, sistema de disseny de plataforma, generador de patrons, verificador de patrons, nucli IP dúplex F-Tile JESD204C i diversos rellotges i interfícies.

Metodologia d'interoperabilitat
Capa d'enllaç de dades del receptor
Aquesta àrea de prova cobreix els casos de prova per a l'alineació de la capçalera de sincronització (SHA) i l'alineació multibloc ampliada (EMBA). El JESD204C Intel FPGA IP llegeix registres de la capa d'enllaç de dades durant la prova, els escriu al registre files, i els verifica per passar criteris mitjançant scripts TCL.

JESD204C Intel® FPGA IP i ADI AD9081 MxFE* Informe d'interoperabilitat ADC per a dispositius Intel® Agilex™ F-tile

El JESD204C Intel® FPGA IP és una propietat intel·lectual (IP) d'interfície sèrie punt a punt d'alta velocitat.
El JESD204C Intel FPGA IP s'ha provat amb maquinari amb diversos dispositius de convertidor analògic a digital (ADC) compatibles amb JESD204C.
Aquest informe destaca la interoperabilitat de la IP FPGA Intel JESD204C amb el mòdul d'avaluació (EVM) AD9081 Mixed Signal Front End (MxFE*) d'Analog Devices Inc. (ADI). Les seccions següents descriuen la metodologia de comprovació del maquinari i els resultats de les proves.

Informació relacionada
Guia d'usuari de F-tile JESD204C Intel FPGA IP

Requisits de maquinari i programari
La prova d'interoperabilitat requereix les següents eines de maquinari i programari: Maquinari

• Placa de demostració Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) amb adaptador d'alimentació de 12 V
• Analog Devices (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Tauler d'avaluació Skywork Si5345-D (Si5345-D-EVB)
• Mascle SMA a mascle SMP
• Cable SMP mascle a SMP

Programari

• Versió del programari Intel Quartus® Prime Pro Edition 21.4
• AD9081_API versió 1.1.0 o posterior (aplicació Linux, necessària per a la configuració d'AD9081 EVM)

Informació relacionada

• Guia d'usuari de desenvolupament del sistema AD9081/AD9082
• Guia d'usuari de la placa d'avaluació Skyworks Si5345-D

Configuració del maquinari
La IP FPGA Intel JESD204C s'instancia en mode dúplex, però només s'utilitza la ruta del receptor. Per a FCLK_MULP =1, WIDTH_MULP = 8, S = 1, el PLL central genera un rellotge d'enllaç de 375 MHz i un rellotge de trama de 375 MHz.
S'utilitza una placa de demostració Intel Agilex I-Series F-Tile amb l'ADI AD9081-FMCA-EBZ EVM connectat al connector FMC+ de la placa de desenvolupament. La configuració del maquinari per a la prova d'interoperabilitat de l'ADC es mostra a la figura Configuració del maquinari.- • L'AD9081-FMCA-EBZ EVM obté energia de la placa de demostració F-Tile d'Intel Agilex I-Series mitjançant el connector FMC+.

• El transceptor F-tile i els rellotges de referència PLL del nucli IP JESD204C Intel FPGA són subministrats per Si5345-D-EVB mitjançant un cable SMA a SMP. Estableix MUX_DIP_SW0 com a alt a la placa de demostració Agilex-I F-Tile per assegurar-te que U22 pren CLKIN1 connectat al cable SMP.
• El Si5345-D-EVB proporciona un rellotge de referència al generador de rellotge programable HMC7044 present a l'AD9081 EVM mitjançant un cable SMP a SMP.
• El rellotge de gestió per al nucli IP Intel FPGA JESD204C és subministrat pel generador de rellotge programable Si5332 de Silicon Labs present a la placa de demostració F-Series Intel Agilex I-Series.
• El generador de rellotge programable HMC7044 proporciona el rellotge de referència del dispositiu AD9081. El bucle de bloqueig de fase (PLL) present al dispositiu AD9081 genera els ADC desitjats.amprellotge ling des del rellotge de referència del dispositiu.
• Per a la subclasse 1, el generador de rellotge HMC7044 genera el senyal SYSREF per al dispositiu AD9081 i per a l'IP FPGA Intel JESD204C mitjançant el connector FMC+.

Note: Intel recomana que el SYSREF sigui proporcionat pel generador de rellotge que genera el rellotge del dispositiu IP FPGA Intel JESD204C.

Descripció del sistema

El següent diagrama a nivell de sistema mostra com es connecten els diferents mòduls en aquest disseny.

Figura 2. Diagrama del sistema

Notes:

1. M és el nombre de convertidors.
2. S és el nombre de s transmesosamples per convertidor per fotograma.
3. WIDTH_MULP és el multiplicador d'amplada de dades entre la capa d'aplicació i la capa de transport.
4. N és el nombre de bits de conversió per convertidor.
5. CS és el nombre de bits de control per s de conversióamples.

En aquesta configuració, per exampsi L = 8, M = 4 i F = 1, la velocitat de dades dels carrils del transceptor és de 24.75 Gbps.
El Si5332 OUT1 genera un rellotge de 100 MHz a mgmt_clk. Si5345-D-EVB genera dues freqüències de rellotge, 375 MHz i 100 MHz. Els 375 MHz es subministren al multiplexor incrustat a la placa de demostració Intel Agilex I-Series F-tile a través del port J19 SMA. El rellotge de sortida del multiplexor incrustat impulsa el rellotge de referència del transceptor F-tile (refclk_xcvr) i el rellotge de referència PLL del nucli IP Intel FPGA JESD204C (refclk_core). 100 MHz de Si5345-D-EVB està connectat al generador de rellotge programable HMC7044 present a l'AD9081 EVM com a entrada de rellotge
(EXT_HMCREF).

L'HCM7044 genera un senyal SYSREF periòdic d'11.71875 MHz a través del connector FMC.
La IP FPGA Intel JESD204C s'instancia en mode dúplex, però només s'utilitza la ruta del receptor.

Metodologia d'interoperabilitat
La secció següent descriu els objectius de la prova, el procediment i els criteris d'aprovació. La prova cobreix les àrees següents:

• Capa d'enllaç de dades del receptor
• Capa de transport del receptor

Capa d'enllaç de dades del receptor
Aquesta àrea de prova cobreix els casos de prova per a l'alineació de la capçalera de sincronització (SHA) i l'alineació multibloc ampliada (EMBA).
A l'inici de l'enllaç, després del restabliment del receptor, l'IP FPGA Intel JESD204C comença a buscar el flux de capçalera de sincronització que transmet el dispositiu. Els registres següents de la capa d'enllaç de dades es llegeixen durant la prova i s'escriuen al registre files, i verificat per passar criteris mitjançant scripts TCL.

Informació relacionada
Guia d'usuari de F-tile JESD204C Intel FPGA IP

Sincronitza l'alineació de la capçalera (SHA)
Taula 1. Casos de prova d'alineació de capçalera de sincronització

Cas de prova	Objectiu	Descripció	Criteris de superació
SHA.1	Comproveu si el bloqueig de la capçalera de sincronització està activat després de completar la seqüència de restabliment.	Els següents senyals es llegeixen dels registres: CDR_Lock es llegeix des del registre rx_status3 (0x8C). SH_Locked es llegeix des del registre rx_status4 (0x90). jrx_sh_err_status es llegeix des del registre rx_err_status (0x60).	CDR_Lock i SH_LOCK s'han d'afirmar com a alts corresponents al nombre de carrils. jrx_sh_err_status hauria de ser  Els camps de bits de jrx_sh_err_status comprova sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err i cdr_locked_err.
SHA.2	Comproveu l'estat de bloqueig de la capçalera de sincronització després d'aconseguir el bloqueig de la capçalera de sincronització (o durant la fase d'alineació de blocs múltiples estesa) i estable.	invalid_sync_header es llegeix per a l'estat de bloqueig de la capçalera de sincronització des del registre (0x60[8]).	L'estat invalid_sync_header hauria de ser 0.

Alineació multibloc ampliada (EMBA)

Taula 2. Casos de prova d'alineació de blocs múltiples estesos

Cas de prova		Objectiu		Descripció		Criteris de superació
EMBA.1		Comproveu si el bloqueig de blocs múltiples estès només s'afirma després de l'afirmació del bloqueig de la capçalera de sincronització.		Els següents senyals es llegeixen a través de registres:		El valor EMB_Locked_1 ha de ser igual a 1 corresponent a cada carril. EMB_Lock_err hauria de ser 0.
	Cas de prova		Objectiu		Descripció		Criteris de superació
					EMB_Locked_1 es llegeix des del registre rx_status5 (0x94). EMB_Lock_err es llegeix des del registre rx_err_status (0x60[19]).
	EMBA.2		Comproveu si l'estat de bloqueig multibloc estès és estable (després del bloqueig multibloc estès o fins que s'alliberi la memòria intermèdia elàstica) juntament amb cap multibloc no vàlid.		invalid_eomb_eoemb es llegeix des del registre rx_err_status (0x60[10:9]).		invalid_eomb_eoemb hauria de ser "00".
	EMBA.3		Comproveu l'alineació del carril.		Els valors següents es llegeixen dels registres: elastic_buf_over_flow es llegeix des del registre rx_err_status (0x60[20]). elastic_buf_full es llegeix des del registre rx_status6 (0x98).		elastic_buf_over_flow hauria de ser 0. El valor elastic_buf_full ha de ser igual a 1 corresponent a cada carril.

Capa de transport del receptor (TL)
Per comprovar la integritat de les dades del flux de dades de càrrega útil a través del receptor (RX) JESD204C Intel FPGA IP i la capa de transport, l'ADC està configurat per rampPatró de prova /PRBS. L'ADC també està configurat per funcionar amb la mateixa configuració que s'estableix a la IP FPGA Intel JESD204C. El rampEl verificador /PRBS al teixit FPGA comprova el ramp/PRBS integritat de les dades durant un minut. El registre IP RX JESD204C Intel FPGA rx_err es consulta contínuament per obtenir un valor zero durant un minut.
La figura següent mostra la configuració de la prova conceptual per a la comprovació de la integritat de les dades.

Figura 3. Comprovació de la integritat de les dades amb Ramp/PRBS15 Verificador

Taula 3. Casos de prova de la capa de transport

Cas de prova	Objectiu	Descripció	Criteris de superació
TL.1	Comproveu el mapeig de la capa de transport del canal de dades amb ramp patró de prova.	Data_mode s'estableix en Ramp_mode. Els següents senyals es llegeixen a través de registres: crc_err es llegeix des de rx_err_status (0x60[14]).  jrx_patchk_data_error es llegeix des del registre tst_err0.	crc_err hauria de ser baix per passar. jrx_patchk_data_error hauria de ser baix.
TL.2	Comproveu el mapeig de la capa de transport del canal de dades mitjançant el patró de prova PRBS15.	Data_mode s'estableix en prbs_mode. Els valors següents es llegeixen dels registres: crc_err es llegeix des de rx_err_status (0x60[14]). jrx_patchk_data_error es llegeix des del registre tst_err0.	crc_err hauria de ser baix per passar. jrx_patchk_data_error hauria de ser baix.

JESD204C Configuracions Intel FPGA IP i ADC
Els paràmetres IP FPGA Intel JESD204C (L, M i F) d'aquesta compra de maquinari són compatibles de manera nativa pel dispositiu AD9081. La velocitat de dades del transceptor, sampel rellotge ling i altres paràmetres JESD204C compleixen les condicions de funcionament AD908D1.
La prova de compra de maquinari implementa la IP FPGA Intel JESD204C amb la configuració de paràmetres següent.

Configuració global per a tota la configuració:

• E = 1
• CF = 0
• CS = 0
• Subclasse = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Rellotge de gestió FPGA (MHz) = 100

Resultats de la prova
La taula següent conté els possibles resultats i la seva definició.

Taula 4. Definició de resultats

Resultat	Definició
PASSA	Es va observar que el dispositiu sota prova (DUT) presentava un comportament conforme.
PASSA amb comentaris	Es va observar que el DUT presentava un comportament conforme. Tanmateix, s'inclou una explicació addicional de la situació (example: a causa de limitacions de temps, només es va realitzar una part de les proves).

Resultat	Definició
FALLAR	Es va observar que el DUT presentava un comportament no conforme.
Avís	Es va observar que el DUT presentava un comportament que no es recomana.
Consulteu els comentaris	A partir de les observacions, no es va poder determinar un aprovat o un suspens vàlid. S'inclou una explicació addicional de la situació.

La taula següent mostra els resultats dels casos de prova SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 i TL.2 amb els valors respectius de L, M, F, velocitat de dades, samprellotge ling, rellotge d'enllaç i freqüències SYSREF.

Taula 5. Resultat dels casos de prova SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 i TL.2

No.	L	M	F	S	HD	E	N	NP	ADC SampRellotge ling (MHz)	Rellotge del dispositiu FPGA (MHz)	FPGA Rellotge de fotogrames (MHz)	FPGA Rellotge d'enllaç (MHz)	Velocitat de carril (Gbps)	Resultat
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Passar

Comentaris del resultat de la prova
En cada cas de prova, el RX JESD204C Intel FPGA IP estableix amb èxit l'alineació de la capçalera de sincronització, l'alineació multibloc ampliada i fins a la fase de dades de l'usuari.
No s'observa cap problema d'integritat de dades pel Ramp i el verificador PRBS per a configuracions JESD que cobreixen tots els carrils físics, tampoc no s'observa cap verificació de redundància cíclica (CRC) ni error de paritat de comandaments.
Durant determinats cicles d'engegada, pot aparèixer un error de desviació del carril amb les configuracions dels paràmetres. Per evitar aquest error, s'han de programar els valors de compensació LEMC o podeu automatitzar-ho amb el procediment d'escombrat de calibratge. Per obtenir més informació sobre els valors legals de l'offset LEMC, consulteu el Mecanisme de sintonització RBD a la Guia d'usuari IP JESD204C de F-tile.

Informació relacionada
Mecanisme de sintonització RBD

Resum
Aquest informe mostra la validació de la interfície elèctrica JESD204C Intel FPGA IP i PHY amb el dispositiu AD9081/9082 (R2 Silicon) fins a 24.75 Gbps per a ADC. Es mostra la configuració completa i la configuració del maquinari per proporcionar confiança en la interoperabilitat i el rendiment dels dos dispositius.

Historial de revisions de documents per a AN 927: JESD204C Intel FPGA IP i ADI AD9081 MxFE* Informe d'interoperabilitat ADC per a dispositius Intel Agilex F-Tile

Versió del document	Canvis
2022.04.25	Alliberament inicial.

AN 876: JESD204C Intel® FPGA IP i ADI AD9081 MxFE* Informe d'interoperabilitat ADC per a dispositius Intel® Agilex® F-Tile

Documents/Recursos

Intel JESD204C Intel FPGA IP i ADI AD9081 MxFE ADC Informe d'interoperabilitat [pdfGuia de l'usuari JESD204C Intel FPGA IP i ADI AD9081 MxFE ADC Informe d'interoperabilitat, JESD204C, Intel FPGA IP i ADI AD9081 MxFE ADC Informe d'interoperabilitat

Referències

• Manual d'usuari