JESD204C Intel FPGA IP ਅਤੇ ADI AD9081 MxFE ADC ਇੰਟਰਓਪਰੇਬਿਲਟੀ ਰਿਪੋਰਟ ਯੂਜ਼ਰ ਗਾਈਡ

ਸਮੱਗਰੀ ਓਹਲੇ

1 JESD204C Intel FPGA IP ਅਤੇ ADI AD9081 MxFE ADC ਇੰਟਰਓਪਰੇਬਿਲਟੀ ਰਿਪੋਰਟ

2 ਉਤਪਾਦ ਜਾਣਕਾਰੀ

3 ਉਤਪਾਦ ਵਰਤੋਂ ਨਿਰਦੇਸ਼

4 JESD204C Intel® FPGA IP ਅਤੇ ADI AD9081 MxFE* Intel® Agilex™ F-ਟਾਈਲ ਡਿਵਾਈਸਾਂ ਲਈ ADC ਇੰਟਰਓਪਰੇਬਿਲਟੀ ਰਿਪੋਰਟ

4.1 ਸਿਸਟਮ ਵਰਣਨ

5 ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ

5.1 ਹਵਾਲੇ

JESD204C Intel FPGA IP ਅਤੇ ADI AD9081 MxFE ADC ਇੰਟਰਓਪਰੇਬਿਲਟੀ ਰਿਪੋਰਟ

ਉਤਪਾਦ ਜਾਣਕਾਰੀ

ਉਪਭੋਗਤਾ ਮੈਨੂਅਲ ਵਿੱਚ ਜ਼ਿਕਰ ਕੀਤਾ ਉਤਪਾਦ JESD204C Intel FPGA IP ਹੈ। ਇਹ ਇੱਕ ਹਾਰਡਵੇਅਰ ਕੰਪੋਨੈਂਟ ਹੈ ਜੋ Intel Agilex I-Series F-Tile Demo ਬੋਰਡ ਅਤੇ ADI AD9081-FMCA-EBZ EVM ਦੇ ਨਾਲ ਜੋੜ ਕੇ ਵਰਤਿਆ ਜਾਂਦਾ ਹੈ। IP ਨੂੰ ਡੁਪਲੈਕਸ ਮੋਡ ਵਿੱਚ ਚਾਲੂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ ਪਰ ਸਿਰਫ਼ ਪ੍ਰਾਪਤ ਕਰਨ ਵਾਲੇ ਮਾਰਗ ਦੀ ਵਰਤੋਂ ਕੀਤੀ ਜਾਂਦੀ ਹੈ। ਇਹ ਇੱਕ 375 MHz ਲਿੰਕ ਘੜੀ ਅਤੇ ਇੱਕ 375 MHz ਫਰੇਮ ਘੜੀ ਬਣਾਉਂਦਾ ਹੈ। ADC ਇੰਟਰਓਪਰੇਬਿਲਟੀ ਟੈਸਟ ਲਈ ਹਾਰਡਵੇਅਰ ਸੈੱਟਅੱਪ ਚਿੱਤਰ 1 ਵਿੱਚ ਦਿਖਾਇਆ ਗਿਆ ਹੈ। IP ਨੂੰ SYSREF ਘੜੀ ਜਨਰੇਟਰ ਦੁਆਰਾ ਪ੍ਰਦਾਨ ਕੀਤੇ ਜਾਣ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ ਜੋ JESD204C Intel FPGA IP ਡਿਵਾਈਸ ਘੜੀ ਦਾ ਸਰੋਤ ਕਰਦਾ ਹੈ।

ਉਤਪਾਦ ਵਰਤੋਂ ਨਿਰਦੇਸ਼

ਹਾਰਡਵੇਅਰ ਸੈੱਟਅੱਪ
JESD204C Intel FPGA IP ਦੀ ਵਰਤੋਂ ਕਰਨ ਲਈ ਹਾਰਡਵੇਅਰ ਸਥਾਪਤ ਕਰਨ ਲਈ, ਇਹਨਾਂ ਕਦਮਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋ:

ADI AD9081-FMCA-EBZ EVM ਨੂੰ Intel Agilex I-Series F-Tile Demo ਬੋਰਡ ਦੇ FMC+ ਕਨੈਕਟਰ ਨਾਲ ਕਨੈਕਟ ਕਰੋ।
ਯਕੀਨੀ ਬਣਾਓ ਕਿ SYSREF ਸਿਗਨਲ ਘੜੀ ਜਨਰੇਟਰ ਦੁਆਰਾ ਪ੍ਰਦਾਨ ਕੀਤਾ ਗਿਆ ਹੈ ਜੋ JESD204C Intel FPGA IP ਡਿਵਾਈਸ ਘੜੀ ਦਾ ਸਰੋਤ ਹੈ।

ਸਿਸਟਮ ਵਰਣਨ
ਸਿਸਟਮ-ਪੱਧਰ ਦਾ ਚਿੱਤਰ ਦਿਖਾਉਂਦਾ ਹੈ ਕਿ ਇਸ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਵੱਖ-ਵੱਖ ਮੋਡੀਊਲ ਕਿਵੇਂ ਜੁੜੇ ਹੋਏ ਹਨ। ਇਸ ਵਿੱਚ Intel Agilex-I F-ਟਾਈਲ ਡੈਮੋ ਬੋਰਡ, Intel Agilex F-ਟਾਈਲ ਡਿਵਾਈਸ, ਟੌਪ-ਲੈਵਲ RTL, ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਸਿਸਟਮ, ਪੈਟਰਨ ਜੇਨਰੇਟਰ, ਪੈਟਰਨ ਚੈਕਰ, F-ਟਾਈਲ JESD204C ਡੁਪਲੈਕਸ IP ਕੋਰ, ਅਤੇ ਵੱਖ-ਵੱਖ ਘੜੀਆਂ ਅਤੇ ਇੰਟਰਫੇਸ ਸ਼ਾਮਲ ਹਨ।

ਅੰਤਰ-ਕਾਰਜਸ਼ੀਲਤਾ ਵਿਧੀ
ਰਿਸੀਵਰ ਡਾਟਾ ਲਿੰਕ ਲੇਅਰ
ਇਹ ਟੈਸਟ ਖੇਤਰ ਸਿੰਕ ਹੈਡਰ ਅਲਾਈਨਮੈਂਟ (SHA) ਅਤੇ ਐਕਸਟੈਂਡਡ ਮਲਟੀਬਲਾਕ ਅਲਾਈਨਮੈਂਟ (EMBA) ਲਈ ਟੈਸਟ ਕੇਸਾਂ ਨੂੰ ਕਵਰ ਕਰਦਾ ਹੈ। JESD204C Intel FPGA IP ਟੈਸਟ ਦੌਰਾਨ ਡਾਟਾ ਲਿੰਕ ਲੇਅਰ ਤੋਂ ਰਜਿਸਟਰਾਂ ਨੂੰ ਪੜ੍ਹਦਾ ਹੈ, ਉਹਨਾਂ ਨੂੰ ਲੌਗ ਵਿੱਚ ਲਿਖਦਾ ਹੈ files, ਅਤੇ TCL ਸਕ੍ਰਿਪਟਾਂ ਦੁਆਰਾ ਮਾਪਦੰਡ ਪਾਸ ਕਰਨ ਲਈ ਉਹਨਾਂ ਦੀ ਪੁਸ਼ਟੀ ਕਰਦਾ ਹੈ।

JESD204C Intel® FPGA IP ਅਤੇ ADI AD9081 MxFE* Intel® Agilex™ F-ਟਾਈਲ ਡਿਵਾਈਸਾਂ ਲਈ ADC ਇੰਟਰਓਪਰੇਬਿਲਟੀ ਰਿਪੋਰਟ

JESD204C Intel® FPGA IP ਇੱਕ ਉੱਚ-ਸਪੀਡ ਪੁਆਇੰਟ-ਟੂ-ਪੁਆਇੰਟ ਸੀਰੀਅਲ ਇੰਟਰਫੇਸ ਬੌਧਿਕ ਸੰਪਤੀ (IP) ਹੈ।
JESD204C Intel FPGA IP ਨੂੰ ਕਈ ਚੁਣੇ ਹੋਏ JESD204C ਅਨੁਕੂਲ ਐਨਾਲਾਗ-ਟੂ-ਡਿਜੀਟਲ ਕਨਵਰਟਰ (ADC) ਡਿਵਾਈਸਾਂ ਨਾਲ ਹਾਰਡਵੇਅਰ-ਟੈਸਟ ਕੀਤਾ ਗਿਆ ਹੈ।
ਇਹ ਰਿਪੋਰਟ ਐਨਾਲਾਗ ਡਿਵਾਈਸਿਸ ਇੰਕ. (ADI) ਤੋਂ AD204 ਮਿਕਸਡ ਸਿਗਨਲ ਫਰੰਟ ਐਂਡ (MxFE*) ਮੁਲਾਂਕਣ ਮੋਡੀਊਲ (EVM) ਦੇ ਨਾਲ JESD9081C Intel FPGA IP ਦੀ ਅੰਤਰ-ਕਾਰਜਸ਼ੀਲਤਾ ਨੂੰ ਉਜਾਗਰ ਕਰਦੀ ਹੈ। ਹੇਠਾਂ ਦਿੱਤੇ ਭਾਗ ਹਾਰਡਵੇਅਰ ਚੈੱਕਆਉਟ ਵਿਧੀ ਅਤੇ ਟੈਸਟ ਦੇ ਨਤੀਜਿਆਂ ਦਾ ਵਰਣਨ ਕਰਦੇ ਹਨ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
F-ਟਾਈਲ JESD204C Intel FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ

ਹਾਰਡਵੇਅਰ ਅਤੇ ਸਾਫਟਵੇਅਰ ਲੋੜਾਂ
ਇੰਟਰਓਪਰੇਬਿਲਟੀ ਟੈਸਟ ਲਈ ਹੇਠਾਂ ਦਿੱਤੇ ਹਾਰਡਵੇਅਰ ਅਤੇ ਸੌਫਟਵੇਅਰ ਟੂਲਸ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ: ਹਾਰਡਵੇਅਰ

027V ਪਾਵਰ ਅਡੈਪਟਰ ਦੇ ਨਾਲ Intel Agilex™ I-ਸੀਰੀਜ਼ F-ਟਾਈਲ ਡੈਮੋ ਬੋਰਡ (AGIB29R1A2E0VR12)

ਐਨਾਲਾਗ ਡਿਵਾਈਸਾਂ (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
ਸਕਾਈਵਰਕ Si5345-D ਮੁਲਾਂਕਣ ਬੋਰਡ (Si5345-D-EVB)

SMA ਮਰਦ ਤੋਂ SMP ਮਰਦ
SMP ਮਰਦ ਤੋਂ SMP ਕੇਬਲ

ਸਾਫਟਵੇਅਰ

Intel Quartus® Prime Pro ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ ਵਰਜਨ 21.4

AD9081_API ਸੰਸਕਰਣ 1.1.0 ਜਾਂ ਨਵਾਂ (Linux ਐਪਲੀਕੇਸ਼ਨ, AD9081 EVM ਸੰਰਚਨਾ ਲਈ ਲੋੜੀਂਦਾ)

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

AD9081/AD9082 ਸਿਸਟਮ ਵਿਕਾਸ ਉਪਭੋਗਤਾ ਗਾਈਡ
Skyworks Si5345-D ਮੁਲਾਂਕਣ ਬੋਰਡ ਉਪਭੋਗਤਾ ਗਾਈਡ

ਹਾਰਡਵੇਅਰ ਸੈੱਟਅੱਪ
JESD204C Intel FPGA IP ਨੂੰ ਡੁਪਲੈਕਸ ਮੋਡ ਵਿੱਚ ਚਾਲੂ ਕੀਤਾ ਗਿਆ ਹੈ ਪਰ ਸਿਰਫ਼ ਪ੍ਰਾਪਤ ਕਰਨ ਵਾਲੇ ਮਾਰਗ ਦੀ ਵਰਤੋਂ ਕੀਤੀ ਜਾਂਦੀ ਹੈ। FCLK_MULP =1, WIDTH_MULP = 8, S = 1 ਲਈ, ਕੋਰ PLL ਇੱਕ 375 MHz ਲਿੰਕ ਘੜੀ ਅਤੇ ਇੱਕ 375 MHz ਫਰੇਮ ਘੜੀ ਬਣਾਉਂਦਾ ਹੈ।
ਵਿਕਾਸ ਬੋਰਡ ਦੇ FMC+ ਕਨੈਕਟਰ ਨਾਲ ਜੁੜੇ ADI AD9081-FMCA-EBZ EVM ਨਾਲ ਇੱਕ Intel Agilex I-ਸੀਰੀਜ਼ F-ਟਾਈਲ ਡੈਮੋ ਬੋਰਡ ਵਰਤਿਆ ਜਾਂਦਾ ਹੈ। ADC ਇੰਟਰਓਪਰੇਬਿਲਟੀ ਟੈਸਟ ਲਈ ਹਾਰਡਵੇਅਰ ਸੈੱਟਅੱਪ ਹਾਰਡਵੇਅਰ ਸੈੱਟਅੱਪ ਚਿੱਤਰ ਵਿੱਚ ਦਿਖਾਇਆ ਗਿਆ ਹੈ।- • AD9081-FMCA-EBZ EVM FMC+ ਕਨੈਕਟਰ ਦੁਆਰਾ Intel Agilex I-Series F-Tile Demo ਬੋਰਡ ਤੋਂ ਪਾਵਰ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ।

F-ਟਾਈਲ ਟ੍ਰਾਂਸਸੀਵਰ ਅਤੇ JESD204C Intel FPGA IP ਕੋਰ PLL ਹਵਾਲਾ ਘੜੀਆਂ Si5345-D-EVB ਦੁਆਰਾ SMA ਤੋਂ SMP ਕੇਬਲ ਦੁਆਰਾ ਸਪਲਾਈ ਕੀਤੀਆਂ ਜਾਂਦੀਆਂ ਹਨ। Agilex-I F-ਟਾਈਲ ਡੈਮੋ ਬੋਰਡ 'ਤੇ MUX_DIP_SW0 ਨੂੰ ਉੱਚ 'ਤੇ ਸੈੱਟ ਕਰੋ ਤਾਂ ਜੋ ਇਹ ਯਕੀਨੀ ਬਣਾਇਆ ਜਾ ਸਕੇ ਕਿ U22 CLKIN1 ਲੈ ਰਿਹਾ ਹੈ ਜੋ SMP ਕੇਬਲ ਨਾਲ ਜੁੜਿਆ ਹੋਇਆ ਹੈ।

Si5345-D-EVB SMP ਤੋਂ SMP ਕੇਬਲ ਰਾਹੀਂ AD7044 EVM ਵਿੱਚ ਮੌਜੂਦ HMC9081 ਪ੍ਰੋਗਰਾਮੇਬਲ ਕਲਾਕ ਜਨਰੇਟਰ ਨੂੰ ਇੱਕ ਹਵਾਲਾ ਘੜੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।
JESD204C Intel FPGA IP ਕੋਰ ਲਈ ਪ੍ਰਬੰਧਨ ਘੜੀ Intel Agilex I-Series F-ਟਾਈਲ ਡੈਮੋ ਬੋਰਡ ਵਿੱਚ ਮੌਜੂਦ Silicon Labs Si5332 ਪ੍ਰੋਗਰਾਮੇਬਲ ਕਲਾਕ ਜਨਰੇਟਰ ਦੁਆਰਾ ਸਪਲਾਈ ਕੀਤੀ ਜਾਂਦੀ ਹੈ।

HMC7044 ਪ੍ਰੋਗਰਾਮੇਬਲ ਘੜੀ ਜਨਰੇਟਰ AD9081 ਡਿਵਾਈਸ ਸੰਦਰਭ ਘੜੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। AD9081 ਡਿਵਾਈਸ ਵਿੱਚ ਮੌਜੂਦ ਫੇਜ਼-ਲਾਕਡ ਲੂਪ (PLL) ਲੋੜੀਂਦਾ ADC s ਤਿਆਰ ਕਰਦਾ ਹੈ।ampਡਿਵਾਈਸ ਸੰਦਰਭ ਘੜੀ ਤੋਂ ling ਘੜੀ।
ਸਬਕਲਾਸ 1 ਲਈ, HMC7044 ਘੜੀ ਜਨਰੇਟਰ AD9081 ਡਿਵਾਈਸ ਲਈ ਅਤੇ FMC+ ਕਨੈਕਟਰ ਦੁਆਰਾ JESD204C Intel FPGA IP ਲਈ SYSREF ਸਿਗਨਲ ਤਿਆਰ ਕਰਦਾ ਹੈ।

ਨੰte: Intel ਸਿਫਾਰਿਸ਼ ਕਰਦਾ ਹੈ ਕਿ ਘੜੀ ਜਨਰੇਟਰ ਦੁਆਰਾ ਪ੍ਰਦਾਨ ਕੀਤੇ ਜਾਣ ਲਈ SYSREF ਜੋ JESD204C Intel FPGA IP ਡਿਵਾਈਸ ਘੜੀ ਦਾ ਸਰੋਤ ਹੈ।

ਸਿਸਟਮ ਵਰਣਨ

ਹੇਠਾਂ ਦਿੱਤਾ ਸਿਸਟਮ-ਪੱਧਰ ਦਾ ਚਿੱਤਰ ਦਿਖਾਉਂਦਾ ਹੈ ਕਿ ਇਸ ਡਿਜ਼ਾਇਨ ਵਿੱਚ ਵੱਖ-ਵੱਖ ਮੋਡੀਊਲ ਕਿਵੇਂ ਜੁੜੇ ਹੋਏ ਹਨ।

ਚਿੱਤਰ 2. ਸਿਸਟਮ ਡਾਇਗ੍ਰਾਮ

ਨੋਟਸ:

M ਕਨਵਰਟਰਾਂ ਦੀ ਸੰਖਿਆ ਹੈ।
S ਸੰਚਾਰਿਤ s ਦੀ ਸੰਖਿਆ ਹੈamples ਪ੍ਰਤੀ ਕਨਵਰਟਰ ਪ੍ਰਤੀ ਫਰੇਮ।
WIDTH_MULP ਐਪਲੀਕੇਸ਼ਨ ਲੇਅਰ ਅਤੇ ਟ੍ਰਾਂਸਪੋਰਟ ਲੇਅਰ ਵਿਚਕਾਰ ਡਾਟਾ ਚੌੜਾਈ ਗੁਣਕ ਹੈ।
N ਪ੍ਰਤੀ ਕਨਵਰਟਰ ਪਰਿਵਰਤਨ ਬਿੱਟ ਦੀ ਸੰਖਿਆ ਹੈ।
CS ਪ੍ਰਤੀ ਪਰਿਵਰਤਨ s ਨਿਯੰਤਰਣ ਬਿੱਟਾਂ ਦੀ ਸੰਖਿਆ ਹੈamples.

ਇਸ ਸੈੱਟਅੱਪ ਵਿੱਚ, ਸਾਬਕਾ ਲਈample L = 8, M = 4, ਅਤੇ F = 1, ਟ੍ਰਾਂਸਸੀਵਰ ਲੇਨਾਂ ਦੀ ਡਾਟਾ ਦਰ 24.75 Gbps ਹੈ।
Si5332 OUT1 mgmt_clk ਲਈ 100 MHz ਘੜੀ ਤਿਆਰ ਕਰਦਾ ਹੈ। Si5345-D-EVB ਦੋ ਕਲਾਕ ਫ੍ਰੀਕੁਐਂਸੀ ਜਨਰੇਟ ਕਰਦਾ ਹੈ, 375 MHz ਅਤੇ 100 MHz। 375 MHz ਨੂੰ J19 SMA ਪੋਰਟ ਰਾਹੀਂ Intel Agilex I-Series F-ਟਾਈਲ ਡੈਮੋ ਬੋਰਡ ਵਿੱਚ ਏਮਬੈਡਡ ਮਲਟੀਪਲੈਕਸਰ ਨੂੰ ਸਪਲਾਈ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। ਏਮਬੈਡਡ ਮਲਟੀਪਲੈਕਸਰ ਦੀ ਆਉਟਪੁੱਟ ਘੜੀ F-ਟਾਈਲ ਟ੍ਰਾਂਸਸੀਵਰ ਹਵਾਲਾ ਘੜੀ (refclk_xcvr) ਅਤੇ JESD204C Intel FPGA IP ਕੋਰ PLL ਹਵਾਲਾ ਘੜੀ (refclk_core) ਚਲਾਉਂਦੀ ਹੈ। Si100-D-EVB ਤੋਂ 5345 MHz AD7044 EVM ਵਿੱਚ ਮੌਜੂਦ HMC9081 ਪ੍ਰੋਗਰਾਮੇਬਲ ਕਲਾਕ ਜਨਰੇਟਰ ਨਾਲ ਘੜੀ ਇਨਪੁਟ ਦੇ ਤੌਰ 'ਤੇ ਜੁੜਿਆ ਹੋਇਆ ਹੈ।
(EXT_HMCREF)।

HCM7044 FMC ਕਨੈਕਟਰ ਦੁਆਰਾ 11.71875 MHz ਦਾ ਇੱਕ ਆਵਰਤੀ SYSREF ਸਿਗਨਲ ਤਿਆਰ ਕਰਦਾ ਹੈ।
JESD204C Intel FPGA IP ਨੂੰ ਡੁਪਲੈਕਸ ਮੋਡ ਵਿੱਚ ਚਾਲੂ ਕੀਤਾ ਗਿਆ ਹੈ ਪਰ ਸਿਰਫ਼ ਪ੍ਰਾਪਤ ਕਰਨ ਵਾਲੇ ਮਾਰਗ ਦੀ ਵਰਤੋਂ ਕੀਤੀ ਜਾਂਦੀ ਹੈ।

ਅੰਤਰ-ਕਾਰਜਸ਼ੀਲਤਾ ਵਿਧੀ
ਨਿਮਨਲਿਖਤ ਭਾਗ ਟੈਸਟ ਦੇ ਉਦੇਸ਼ਾਂ, ਪ੍ਰਕਿਰਿਆ ਅਤੇ ਪਾਸ ਕਰਨ ਦੇ ਮਾਪਦੰਡ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ। ਟੈਸਟ ਹੇਠ ਦਿੱਤੇ ਖੇਤਰਾਂ ਨੂੰ ਕਵਰ ਕਰਦਾ ਹੈ:

ਪ੍ਰਾਪਤਕਰਤਾ ਡੇਟਾ ਲਿੰਕ ਪਰਤ
ਰਿਸੀਵਰ ਟ੍ਰਾਂਸਪੋਰਟ ਪਰਤ

ਰਿਸੀਵਰ ਡਾਟਾ ਲਿੰਕ ਲੇਅਰ
ਇਹ ਟੈਸਟ ਖੇਤਰ ਸਿੰਕ ਹੈਡਰ ਅਲਾਈਨਮੈਂਟ (SHA) ਅਤੇ ਐਕਸਟੈਂਡਡ ਮਲਟੀਬਲਾਕ ਅਲਾਈਨਮੈਂਟ (EMBA) ਲਈ ਟੈਸਟ ਕੇਸਾਂ ਨੂੰ ਕਵਰ ਕਰਦਾ ਹੈ।
ਲਿੰਕ ਸਟਾਰਟ ਅੱਪ 'ਤੇ, ਰਿਸੀਵਰ ਰੀਸੈਟ ਕਰਨ ਤੋਂ ਬਾਅਦ, JESD204C Intel FPGA IP ਸਿੰਕ ਹੈਡਰ ਸਟ੍ਰੀਮ ਦੀ ਖੋਜ ਕਰਨਾ ਸ਼ੁਰੂ ਕਰਦਾ ਹੈ ਜੋ ਡਿਵਾਈਸ ਦੁਆਰਾ ਪ੍ਰਸਾਰਿਤ ਕੀਤੀ ਜਾਂਦੀ ਹੈ। ਡੇਟਾ ਲਿੰਕ ਲੇਅਰ ਤੋਂ ਹੇਠਾਂ ਦਿੱਤੇ ਰਜਿਸਟਰਾਂ ਨੂੰ ਟੈਸਟ ਦੌਰਾਨ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ, ਲੌਗ ਵਿੱਚ ਲਿਖਿਆ ਜਾਂਦਾ ਹੈ files, ਅਤੇ TCL ਸਕ੍ਰਿਪਟਾਂ ਦੁਆਰਾ ਮਾਪਦੰਡ ਪਾਸ ਕਰਨ ਲਈ ਪ੍ਰਮਾਣਿਤ ਕੀਤਾ ਗਿਆ ਹੈ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
F-ਟਾਈਲ JESD204C Intel FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ

ਸਿੰਕ ਹੈਡਰ ਅਲਾਈਨਮੈਂਟ (SHA)
ਸਾਰਣੀ 1. ਹੈਡਰ ਅਲਾਈਨਮੈਂਟ ਟੈਸਟ ਕੇਸ ਸਿੰਕ ਕਰੋ

ਟੈਸਟ ਕੇਸ	ਉਦੇਸ਼	ਵਰਣਨ	ਮਾਪਦੰਡ ਪਾਸ ਕਰਨਾ
ਸਹ ।੧।ਰਹਾਉ	ਜਾਂਚ ਕਰੋ ਕਿ ਕੀ ਰੀਸੈਟ ਕ੍ਰਮ ਦੇ ਪੂਰਾ ਹੋਣ ਤੋਂ ਬਾਅਦ ਸਿੰਕ ਹੈਡਰ ਲੌਕ ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਗਿਆ ਹੈ।	ਹੇਠਾਂ ਦਿੱਤੇ ਸਿਗਨਲ ਰਜਿਸਟਰਾਂ ਤੋਂ ਪੜ੍ਹੇ ਜਾਂਦੇ ਹਨ: CDR_Lock ਨੂੰ rx_status3 (0x8C) ਰਜਿਸਟਰ ਤੋਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ। SH_Locked ਨੂੰ rx_status4 (0x90) ਰਜਿਸਟਰ ਤੋਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ। jrx_sh_err_status ਨੂੰ rx_err_status (0x60) ਰਜਿਸਟਰ ਤੋਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ।	CDR_Lock ਅਤੇ SH_LOCK ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ ਦੇ ਅਨੁਸਾਰ ਉੱਚੇ ਹੋਣ ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾਣਾ ਚਾਹੀਦਾ ਹੈ। jrx_sh_err_status ਹੋਣਾ ਚਾਹੀਦਾ ਹੈ jrx_sh_err_status ਵਿੱਚ ਬਿੱਟ ਖੇਤਰ sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, ਅਤੇ cdr_locked_err ਦੀ ਜਾਂਚ ਕਰਦਾ ਹੈ।
ਸਹ ।੧।ਰਹਾਉ	ਸਿੰਕ ਹੈਡਰ ਲੌਕ (ਜਾਂ ਐਕਸਟੈਂਡਡ ਮਲਟੀ-ਬਲਾਕ ਅਲਾਈਨਮੈਂਟ ਪੜਾਅ ਦੌਰਾਨ) ਅਤੇ ਸਥਿਰ ਹੋਣ ਤੋਂ ਬਾਅਦ ਸਿੰਕ ਹੈਡਰ ਲਾਕ ਸਥਿਤੀ ਦੀ ਜਾਂਚ ਕਰੋ।	invalid_sync_header ਨੂੰ ਰਜਿਸਟਰ (0x60[8]) ਤੋਂ ਸਿੰਕ ਹੈਡਰ ਲੌਕ ਸਥਿਤੀ ਲਈ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ।	invalid_sync_header ਸਥਿਤੀ 0 ਹੋਣੀ ਚਾਹੀਦੀ ਹੈ।

ਵਿਸਤ੍ਰਿਤ ਮਲਟੀਬਲਾਕ ਅਲਾਈਨਮੈਂਟ (EMBA)

ਸਾਰਣੀ 2. ਵਿਸਤ੍ਰਿਤ ਮਲਟੀਬਲਾਕ ਅਲਾਈਨਮੈਂਟ ਟੈਸਟ ਕੇਸ

ਟੈਸਟ ਕੇਸ		ਉਦੇਸ਼		ਵਰਣਨ		ਮਾਪਦੰਡ ਪਾਸ ਕਰਨਾ
EMBA.1		ਜਾਂਚ ਕਰੋ ਕਿ ਕੀ ਐਕਸਟੈਂਡਡ ਮਲਟੀਬਲਾਕ ਲਾਕ ਸਿੰਕ ਹੈਡਰ ਲਾਕ ਦੇ ਦਾਅਵੇ ਤੋਂ ਬਾਅਦ ਹੀ ਦਾਅਵਾ ਕੀਤਾ ਗਿਆ ਹੈ।		ਹੇਠਾਂ ਦਿੱਤੇ ਸੰਕੇਤਾਂ ਨੂੰ ਰਜਿਸਟਰਾਂ ਰਾਹੀਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ:		EMB_Locked_1 ਮੁੱਲ ਹਰੇਕ ਲੇਨ ਦੇ ਅਨੁਸਾਰੀ 1 ਦੇ ਬਰਾਬਰ ਹੋਣਾ ਚਾਹੀਦਾ ਹੈ। EMB_Lock_err 0 ਹੋਣਾ ਚਾਹੀਦਾ ਹੈ।

	ਟੈਸਟ ਕੇਸ		ਉਦੇਸ਼		ਵਰਣਨ		ਮਾਪਦੰਡ ਪਾਸ ਕਰਨਾ
					EMB_Locked_1 ਨੂੰ rx_status5 (0x94) ਰਜਿਸਟਰ ਤੋਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ। EMB_Lock_err ਨੂੰ rx_err_status (0x60[19]) ਰਜਿਸਟਰ ਤੋਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ।
	EMBA.2		ਜਾਂਚ ਕਰੋ ਕਿ ਕੀ ਐਕਸਟੈਂਡਡ ਮਲਟੀਬਲਾਕ ਲਾਕ ਸਥਿਤੀ ਸਥਿਰ ਹੈ (ਵਿਸਤ੍ਰਿਤ ਮਲਟੀਬਲਾਕ ਲਾਕ ਤੋਂ ਬਾਅਦ ਜਾਂ ਲਚਕੀਲੇ ਬਫਰ ਦੇ ਜਾਰੀ ਹੋਣ ਤੱਕ) ਬਿਨਾਂ ਕਿਸੇ ਅਵੈਧ ਮਲਟੀਬਲਾਕ ਦੇ ਨਾਲ।		invalid_eomb_eoemb ਨੂੰ rx_err_status (0x60[10:9]) ਰਜਿਸਟਰ ਤੋਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ।		invalid_eomb_eoemb “00” ਹੋਣਾ ਚਾਹੀਦਾ ਹੈ।
	EMBA.3		ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਦੀ ਜਾਂਚ ਕਰੋ।		ਹੇਠਾਂ ਦਿੱਤੇ ਮੁੱਲ ਰਜਿਸਟਰਾਂ ਤੋਂ ਪੜ੍ਹੇ ਜਾਂਦੇ ਹਨ: elastic_buf_over_flow ਨੂੰ rx_err_status (0x60[20]) ਰਜਿਸਟਰ ਤੋਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ। elastic_buf_full ਨੂੰ rx_status6 (0x98) ਰਜਿਸਟਰ ਤੋਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ।		elastic_buf_over_flow 0 ਹੋਣਾ ਚਾਹੀਦਾ ਹੈ। elastic_buf_full ਮੁੱਲ ਹਰੇਕ ਲੇਨ ਦੇ ਅਨੁਸਾਰੀ 1 ਦੇ ਬਰਾਬਰ ਹੋਣਾ ਚਾਹੀਦਾ ਹੈ।

ਰਿਸੀਵਰ ਟ੍ਰਾਂਸਪੋਰਟ ਲੇਅਰ (TL)
ਰਿਸੀਵਰ (RX) JESD204C Intel FPGA IP ਅਤੇ ਟਰਾਂਸਪੋਰਟ ਲੇਅਰ ਦੁਆਰਾ ਪੇਲੋਡ ਡੇਟਾ ਸਟ੍ਰੀਮ ਦੀ ਡੇਟਾ ਇਕਸਾਰਤਾ ਦੀ ਜਾਂਚ ਕਰਨ ਲਈ, ADC ਨੂੰ r ਲਈ ਕੌਂਫਿਗਰ ਕੀਤਾ ਗਿਆ ਹੈamp/PRBS ਟੈਸਟ ਪੈਟਰਨ. ADC ਵੀ ਉਸੇ ਸੰਰਚਨਾ ਨਾਲ ਕੰਮ ਕਰਨ ਲਈ ਸੈੱਟ ਕੀਤਾ ਗਿਆ ਹੈ ਜਿਵੇਂ ਕਿ JESD204C Intel FPGA IP ਵਿੱਚ ਸੈੱਟ ਕੀਤਾ ਗਿਆ ਹੈ। ਆਰampFPGA ਫੈਬਰਿਕ ਵਿੱਚ /PRBS ਚੈਕਰ ਆਰ ਦੀ ਜਾਂਚ ਕਰਦਾ ਹੈamp/ ਇੱਕ ਮਿੰਟ ਲਈ PRBS ਡਾਟਾ ਪੂਰਨਤਾ। RX JESD204C Intel FPGA IP ਰਜਿਸਟਰ rx_err ਨੂੰ ਇੱਕ ਮਿੰਟ ਲਈ ਜ਼ੀਰੋ ਮੁੱਲ ਲਈ ਲਗਾਤਾਰ ਪੋਲ ਕੀਤਾ ਜਾਂਦਾ ਹੈ।
ਹੇਠਾਂ ਦਿੱਤੀ ਤਸਵੀਰ ਡੇਟਾ ਦੀ ਇਕਸਾਰਤਾ ਜਾਂਚ ਲਈ ਸੰਕਲਪਿਕ ਟੈਸਟ ਸੈੱਟਅੱਪ ਨੂੰ ਦਰਸਾਉਂਦੀ ਹੈ।

ਚਿੱਤਰ 3. ਆਰ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਡੇਟਾ ਇੰਟੈਗਰਿਟੀ ਚੈੱਕamp/PRBS15 ਚੈਕਰ

ਸਾਰਣੀ 3. ਟ੍ਰਾਂਸਪੋਰਟ ਲੇਅਰ ਟੈਸਟ ਕੇਸ

ਟੈਸਟ ਕੇਸ

ਉਦੇਸ਼

ਵਰਣਨ

ਮਾਪਦੰਡ ਪਾਸ ਕਰਨਾ

TL.1

ਆਰ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਡੇਟਾ ਚੈਨਲ ਦੀ ਟ੍ਰਾਂਸਪੋਰਟ ਲੇਅਰ ਮੈਪਿੰਗ ਦੀ ਜਾਂਚ ਕਰੋamp ਟੈਸਟ ਪੈਟਰਨ.

ਡਾਟਾ_ਮੋਡ ਨੂੰ R 'ਤੇ ਸੈੱਟ ਕੀਤਾ ਗਿਆ ਹੈamp_ਮੋਡ।

ਹੇਠਾਂ ਦਿੱਤੇ ਸੰਕੇਤਾਂ ਨੂੰ ਰਜਿਸਟਰਾਂ ਰਾਹੀਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ:

crc_err ਨੂੰ rx_err_status (0x60[14]) ਤੋਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ।
jrx_patchk_data_error ਨੂੰ tst_err0 ਰਜਿਸਟਰ ਤੋਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ।

crc_err ਪਾਸ ਕਰਨ ਲਈ ਘੱਟ ਹੋਣਾ ਚਾਹੀਦਾ ਹੈ।
jrx_patchk_data_error ਘੱਟ ਹੋਣੀ ਚਾਹੀਦੀ ਹੈ।

TL.2

PRBS15 ਟੈਸਟ ਪੈਟਰਨ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਡੇਟਾ ਚੈਨਲ ਦੀ ਟ੍ਰਾਂਸਪੋਰਟ ਲੇਅਰ ਮੈਪਿੰਗ ਦੀ ਜਾਂਚ ਕਰੋ।

ਡਾਟਾ_ਮੋਡ prbs_mode 'ਤੇ ਸੈੱਟ ਹੈ।

ਹੇਠਾਂ ਦਿੱਤੇ ਮੁੱਲ ਰਜਿਸਟਰਾਂ ਤੋਂ ਪੜ੍ਹੇ ਜਾਂਦੇ ਹਨ:

crc_err ਨੂੰ rx_err_status (0x60[14]) ਤੋਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ।
jrx_patchk_data_error ਨੂੰ tst_err0 ਰਜਿਸਟਰ ਤੋਂ ਪੜ੍ਹਿਆ ਜਾਂਦਾ ਹੈ।

crc_err ਪਾਸ ਕਰਨ ਲਈ ਘੱਟ ਹੋਣਾ ਚਾਹੀਦਾ ਹੈ।
jrx_patchk_data_error ਘੱਟ ਹੋਣੀ ਚਾਹੀਦੀ ਹੈ।

JESD204C Intel FPGA IP ਅਤੇ ADC ਸੰਰਚਨਾਵਾਂ
ਇਸ ਹਾਰਡਵੇਅਰ ਚੈੱਕਆਉਟ ਵਿੱਚ JESD204C Intel FPGA IP ਪੈਰਾਮੀਟਰ (L, M, ਅਤੇ F) ਮੂਲ ਰੂਪ ਵਿੱਚ AD9081 ਡਿਵਾਈਸ ਦੁਆਰਾ ਸਮਰਥਿਤ ਹਨ। ਟ੍ਰਾਂਸਸੀਵਰ ਡਾਟਾ ਰੇਟ, ਐੱਸampling ਕਲਾਕ, ਅਤੇ ਹੋਰ JESD204C ਪੈਰਾਮੀਟਰ AD908D1 ਓਪਰੇਟਿੰਗ ਸ਼ਰਤਾਂ ਦੀ ਪਾਲਣਾ ਕਰਦੇ ਹਨ।
ਹਾਰਡਵੇਅਰ ਚੈੱਕਆਉਟ ਟੈਸਟਿੰਗ JESD204C Intel FPGA IP ਨੂੰ ਹੇਠਾਂ ਦਿੱਤੇ ਪੈਰਾਮੀਟਰ ਸੰਰਚਨਾ ਨਾਲ ਲਾਗੂ ਕਰਦੀ ਹੈ।

ਸਾਰੀਆਂ ਸੰਰਚਨਾਵਾਂ ਲਈ ਗਲੋਬਲ ਸੈਟਿੰਗ:

ਈ = 1

CF = 0
CS = 0
ਉਪਜਿਆ = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

FPGA ਪ੍ਰਬੰਧਨ ਘੜੀ (MHz) = 100

ਟੈਸਟ ਦੇ ਨਤੀਜੇ
ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ ਵਿੱਚ ਸੰਭਵ ਨਤੀਜੇ ਅਤੇ ਉਹਨਾਂ ਦੀ ਪਰਿਭਾਸ਼ਾ ਸ਼ਾਮਲ ਹੈ।

ਸਾਰਣੀ 4. ਨਤੀਜਿਆਂ ਦੀ ਪਰਿਭਾਸ਼ਾ

ਨਤੀਜਾ	ਪਰਿਭਾਸ਼ਾ
ਪਾਸ	ਡਿਵਾਈਸ ਅੰਡਰ ਟੈਸਟ (DUT) ਨੂੰ ਅਨੁਕੂਲ ਵਿਵਹਾਰ ਨੂੰ ਪ੍ਰਦਰਸ਼ਿਤ ਕਰਨ ਲਈ ਦੇਖਿਆ ਗਿਆ ਸੀ।
ਟਿੱਪਣੀਆਂ ਨਾਲ ਪਾਸ ਕਰੋ	ਡੀਯੂਟੀ ਨੂੰ ਅਨੁਕੂਲ ਵਿਵਹਾਰ ਪ੍ਰਦਰਸ਼ਿਤ ਕਰਨ ਲਈ ਦੇਖਿਆ ਗਿਆ ਸੀ। ਹਾਲਾਂਕਿ, ਸਥਿਤੀ ਦੀ ਇੱਕ ਵਾਧੂ ਵਿਆਖਿਆ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ ਹੈ (ਉਦਾਹਰਨample: ਸਮਾਂ ਸੀਮਾਵਾਂ ਦੇ ਕਾਰਨ, ਟੈਸਟਿੰਗ ਦਾ ਸਿਰਫ ਇੱਕ ਹਿੱਸਾ ਕੀਤਾ ਗਿਆ ਸੀ)।

ਨਤੀਜਾ	ਪਰਿਭਾਸ਼ਾ
ਫੇਲ	ਡੀਯੂਟੀ ਨੂੰ ਗੈਰ-ਅਨੁਕੂਲ ਵਿਵਹਾਰ ਨੂੰ ਪ੍ਰਦਰਸ਼ਿਤ ਕਰਨ ਲਈ ਦੇਖਿਆ ਗਿਆ ਸੀ।
ਚੇਤਾਵਨੀ	DUT ਨੂੰ ਵਿਵਹਾਰ ਨੂੰ ਪ੍ਰਦਰਸ਼ਿਤ ਕਰਨ ਲਈ ਦੇਖਿਆ ਗਿਆ ਸੀ ਜਿਸਦੀ ਸਿਫ਼ਾਰਸ਼ ਨਹੀਂ ਕੀਤੀ ਜਾਂਦੀ.
ਟਿੱਪਣੀਆਂ ਦਾ ਹਵਾਲਾ ਦਿਓ	ਨਿਰੀਖਣਾਂ ਤੋਂ, ਇੱਕ ਵੈਧ ਪਾਸ ਜਾਂ ਫੇਲ ਨਿਰਧਾਰਤ ਨਹੀਂ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ। ਸਥਿਤੀ ਦੀ ਇੱਕ ਵਾਧੂ ਵਿਆਖਿਆ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ ਹੈ.

ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ L, M, F, ਡਾਟਾ ਦਰ ਦੇ ਅਨੁਸਾਰੀ ਮੁੱਲਾਂ ਦੇ ਨਾਲ SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, ਅਤੇ TL.2 ਦੇ ਟੈਸਟ ਕੇਸਾਂ ਦੇ ਨਤੀਜੇ ਦਿਖਾਉਂਦੀ ਹੈ, ਐੱਸampਲਿੰਗ ਘੜੀ, ਲਿੰਕ ਘੜੀ, ਅਤੇ SYSREF ਬਾਰੰਬਾਰਤਾ।

ਸਾਰਣੀ 5. ਟੈਸਟ ਕੇਸ SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, ਅਤੇ TL.2 ਲਈ ਨਤੀਜਾ

ਨੰ.	L	M	F	S	HD	E	N	NP	ਏ.ਡੀ.ਸੀ Sampਲਿੰਗ ਕਲਾਕ (MHz)	FPGA ਡਿਵਾਈਸ ਘੜੀ (MHz)	FPGA ਫਰੇਮ ਘੜੀ (MHz)	FPGA ਲਿੰਕ ਕਲਾਕ (MHz)	ਲੇਨ ਦਰ (Gbps)	ਨਤੀਜਾ
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	ਪਾਸ

ਟੈਸਟ ਦੇ ਨਤੀਜੇ ਦੀਆਂ ਟਿੱਪਣੀਆਂ
ਹਰੇਕ ਟੈਸਟ ਕੇਸ ਵਿੱਚ, RX JESD204C Intel FPGA IP ਸਫਲਤਾਪੂਰਵਕ ਸਿੰਕ ਹੈਡਰ ਅਲਾਈਨਮੈਂਟ, ਐਕਸਟੈਂਡਡ ਮਲਟੀਬਲਾਕ ਅਲਾਈਨਮੈਂਟ, ਅਤੇ ਉਪਭੋਗਤਾ ਡੇਟਾ ਪੜਾਅ ਤੱਕ ਸਥਾਪਤ ਕਰਦਾ ਹੈ।
ਆਰ ਦੁਆਰਾ ਕੋਈ ਡਾਟਾ ਇਕਸਾਰਤਾ ਦਾ ਮੁੱਦਾ ਨਹੀਂ ਦੇਖਿਆ ਗਿਆ ਹੈamp ਅਤੇ JESD ਸੰਰਚਨਾਵਾਂ ਲਈ PRBS ਚੈਕਰ ਜੋ ਸਾਰੀਆਂ ਭੌਤਿਕ ਲੇਨਾਂ ਨੂੰ ਕਵਰ ਕਰਦੇ ਹਨ, ਨਾਲ ਹੀ ਕੋਈ ਸਾਈਕਲਿਕ ਰਿਡੰਡੈਂਸੀ ਜਾਂਚ (CRC) ਅਤੇ ਕਮਾਂਡ ਸਮਾਨਤਾ ਗਲਤੀ ਨਹੀਂ ਵੇਖੀ ਜਾਂਦੀ ਹੈ।
ਕੁਝ ਪਾਵਰ ਚੱਕਰਾਂ ਦੇ ਦੌਰਾਨ, ਪੈਰਾਮੀਟਰ ਸੰਰਚਨਾਵਾਂ ਦੇ ਨਾਲ ਲੇਨ ਡੈਸਕਿਊ ਗਲਤੀ ਦਿਖਾਈ ਦੇ ਸਕਦੀ ਹੈ। ਇਸ ਗਲਤੀ ਤੋਂ ਬਚਣ ਲਈ, LEMC ਆਫਸੈੱਟ ਮੁੱਲਾਂ ਨੂੰ ਪ੍ਰੋਗ੍ਰਾਮ ਕੀਤਾ ਜਾਣਾ ਚਾਹੀਦਾ ਹੈ ਜਾਂ ਤੁਸੀਂ ਇਸਨੂੰ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਸਵੀਪ ਵਿਧੀ ਨਾਲ ਸਵੈਚਲਿਤ ਕਰ ਸਕਦੇ ਹੋ। LEMC ਆਫਸੈੱਟ ਦੇ ਕਾਨੂੰਨੀ ਮੁੱਲਾਂ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਲਈ, F-ਟਾਈਲ JESD204C IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਵਿੱਚ RBD ਟਿਊਨਿੰਗ ਵਿਧੀ ਵੇਖੋ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
RBD ਟਿਊਨਿੰਗ ਵਿਧੀ

ਸੰਖੇਪ
ਇਹ ਰਿਪੋਰਟ ADC ਲਈ 204 Gbps ਤੱਕ AD9081/9082 (R2 ਸਿਲੀਕਾਨ) ਡਿਵਾਈਸ ਦੇ ਨਾਲ JESD24.75C Intel FPGA IP ਅਤੇ PHY ਇਲੈਕਟ੍ਰੀਕਲ ਇੰਟਰਫੇਸ ਦੀ ਪ੍ਰਮਾਣਿਕਤਾ ਨੂੰ ਦਰਸਾਉਂਦੀ ਹੈ। ਸੰਪੂਰਨ ਸੰਰਚਨਾ ਅਤੇ ਹਾਰਡਵੇਅਰ ਸੈੱਟਅੱਪ ਦੋਵਾਂ ਡਿਵਾਈਸਾਂ ਦੀ ਅੰਤਰ-ਕਾਰਜਸ਼ੀਲਤਾ ਅਤੇ ਪ੍ਰਦਰਸ਼ਨ ਵਿੱਚ ਵਿਸ਼ਵਾਸ ਪ੍ਰਦਾਨ ਕਰਨ ਲਈ ਦਿਖਾਇਆ ਗਿਆ ਹੈ।

AN 927 ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ: JESD204C Intel FPGA IP ਅਤੇ ADI AD9081 MxFE* Intel Agilex F-ਟਾਈਲ ਡਿਵਾਈਸਾਂ ਲਈ ADC ਇੰਟਰਓਪਰੇਬਿਲਟੀ ਰਿਪੋਰਟ

ਦਸਤਾਵੇਜ਼ ਸੰਸਕਰਣ	ਤਬਦੀਲੀਆਂ
2022.04.25	ਸ਼ੁਰੂਆਤੀ ਰੀਲੀਜ਼।

AN 876: JESD204C Intel® FPGA IP ਅਤੇ ADI AD9081 MxFE* Intel® Agilex® F-ਟਾਈਲ ਡਿਵਾਈਸਾਂ ਲਈ ADC ਇੰਟਰਓਪਰੇਬਿਲਟੀ ਰਿਪੋਰਟ

ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ

intel JESD204C Intel FPGA IP ਅਤੇ ADI AD9081 MxFE ADC ਇੰਟਰਓਪਰੇਬਿਲਟੀ ਰਿਪੋਰਟ [pdf] ਯੂਜ਼ਰ ਗਾਈਡ
JESD204C Intel FPGA IP ਅਤੇ ADI AD9081 MxFE ADC ਇੰਟਰਓਪਰੇਬਿਲਟੀ ਰਿਪੋਰਟ, JESD204C, Intel FPGA IP ਅਤੇ ADI AD9081 MxFE ADC ਇੰਟਰਓਪਰੇਬਿਲਟੀ ਰਿਪੋਰਟ

ਹਵਾਲੇ

ਯੂਜ਼ਰ ਮੈਨੂਅਲ