JESD204C Intel FPGA IP і ADI AD9081 MxFE Справаздача аб узаемадзеянні АЦП
Інфармацыя аб прадукце
Прадукт, які згадваецца ў кіраўніцтве карыстальніка, - гэта JESD204C Intel FPGA IP. Гэта апаратны кампанент, які выкарыстоўваецца ў спалучэнні з дэманстрацыйнай платай Intel Agilex I-серыі F-Tile і ADI AD9081-FMCA-EBZ EVM. IP ствараецца ў дуплексным рэжыме, але выкарыстоўваецца толькі шлях атрымальніка. Ён генеруе тактавую частату сувязі 375 МГц і тактавую частату кадра 375 МГц. Апаратная ўстаноўка для тэсту ўзаемадзеяння АЦП паказана на малюнку 1. IP патрабуе, каб SYSREF забяспечваўся тактавым генератарам, які забяспечвае тактавы сігнал IP-прылады JESD204C Intel FPGA.
Інструкцыя па ўжыванні прадукту
Налада абсталявання
Каб наладзіць апаратнае забеспячэнне для выкарыстання JESD204C Intel FPGA IP, выканайце наступныя дзеянні:
- Падключыце ADI AD9081-FMCA-EBZ EVM да раздыма FMC+ дэманстрацыйнай платы Intel Agilex I-Series F-Tile.
- Пераканайцеся, што сігнал SYSREF падаецца тактавым генератарам, які забяспечвае тактавы сігнал IP-прылады JESD204C Intel FPGA.
Апісанне сістэмы
Схема сістэмнага ўзроўню паказвае, як розныя модулі злучаны ў гэтай канструкцыі. Яна ўключае ў сябе дэманстрацыйную плату Intel Agilex-I F-tile, прыладу Intel Agilex F-tile, RTL верхняга ўзроўню, сістэму канструктара платформы, генератар шаблонаў, праверку шаблонаў, ядро F-Tile JESD204C Duplex IP Core, а таксама розныя тактавыя сігналы і інтэрфейсы.
Метадалогія ўзаемадзеяння
Канальны ўзровень прымача
Гэта тэставая вобласць ахоплівае тэставыя прыклады для выраўноўвання загалоўкаў сінхранізацыі (SHA) і пашыранага шматблочнага выраўноўвання (EMBA). JESD204C Intel FPGA IP счытвае рэгістры з канальнага ўзроўню падчас тэсту і запісвае іх у журнал files, і правярае іх на прадмет перадачы крытэрыяў праз скрыпты TCL.
JESD204C Intel® FPGA IP і ADI AD9081 MxFE* Справаздача аб сумяшчальнасці АЦП для прылад Intel® Agilex™ F-tile
JESD204C Intel® FPGA IP - гэта высакахуткасны паслядоўны інтэрфейс "кропка-кропка", аб'ект інтэлектуальнай уласнасці (IP).
JESD204C Intel FPGA IP быў пратэставаны апаратным забеспячэннем з некалькімі выбранымі JESD204C сумяшчальнымі аналагава-лічбавымі пераўтваральнікамі (АЦП).
У гэтай справаздачы асвятляецца ўзаемадзеянне JESD204C Intel FPGA IP з модулем ацэнкі AD9081 Mixed Signal Front End (MxFE*) (EVM) ад Analog Devices Inc. (ADI). У наступных раздзелах апісваецца метадалогія праверкі абсталявання і вынікі тэстаў.
Звязаная інфармацыя
F-tile JESD204C Intel FPGA IP Кіраўніцтва карыстальніка
Патрабаванні да апаратнага і праграмнага забеспячэння
Тэст узаемадзеяння патрабуе наступных апаратных і праграмных сродкаў: Апаратнае забеспячэнне
- Дэманстрацыйная плата Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) з адаптарам сілкавання 12 В
- Analog Devices (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, версія C)
- Ацэначная плата Skywork Si5345-D (Si5345-D-EVB)
- Мужчына SMA да мужчыны SMP
- Кабель SMP мужчынскі - SMP
праграмнае забеспячэнне
- Версія праграмнага забеспячэння Intel Quartus® Prime Pro Edition 21.4
- AD9081_API версіі 1.1.0 або навей (прыкладанне Linux, патрабуецца для канфігурацыі AD9081 EVM)
Звязаная інфармацыя
- Кіраўніцтва карыстальніка па распрацоўцы сістэмы AD9081/AD9082
- Кіраўніцтва карыстальніка ацэначнай платы Skyworks Si5345-D
Налада абсталявання
JESD204C Intel FPGA IP ствараецца ў дуплексным рэжыме, але выкарыстоўваецца толькі шлях прыёмніка. Для FCLK_MULP =1, WIDTH_MULP = 8, S = 1 асноўная сістэма ФАПЧ генеруе тактавую частату канала 375 МГц і тактавую частату кадра 375 МГц.
Дэманстрацыйная плата Intel Agilex I серыі F-Tile выкарыстоўваецца з ADI AD9081-FMCA-EBZ EVM, падлучаным да раздыма FMC+ платы распрацоўкі. Апаратная ўстаноўка для тэсту ўзаемадзеяння АЦП паказана на малюнку ўстаноўкі апаратнага забеспячэння.- • AD9081-FMCA-EBZ EVM атрымлівае сілкаванне ад дэманстрацыйнай платы Intel Agilex I-Series F-Tile праз раз'ём FMC+.
- Трансівер F-tile і JESD204C Intel FPGA IP core PLL эталонныя тактавыя частоты пастаўляюцца Si5345-D-EVB праз кабель SMA-SMP. Усталюйце для MUX_DIP_SW0 высокае значэнне на дэманстрацыйнай плаце Agilex-I F-Tile, каб пераканацца, што U22 прымае CLKIN1, падлучаны да кабеля SMP.
- Si5345-D-EVB забяспечвае эталонны тактавы сігнал для праграмуемага тактавага генератара HMC7044, прысутнага ў AD9081 EVM, праз кабель SMP-SMP.
- Тактавы сігнал кіравання для IP-ядра FPGA Intel JESD204C пастаўляецца праграмуемым тактавым генератарам Silicon Labs Si5332, які прысутнічае ў дэманстрацыйнай плаце Intel Agilex I-Series F-tile.
- Праграмуемы тактавы генератар HMC7044 забяспечвае эталонны тактавы сігнал прылады AD9081. Схема фазавай аўтападстройкі частот (ФАПЧ), якая прысутнічае ў прыладзе AD9081, генеруе жаданыя АЦПampling clock ад эталонных гадзін прылады.
- Для падкласа 1 тактавы генератар HMC7044 генеруе сігнал SYSREF для прылады AD9081 і для JESD204C Intel FPGA IP праз раз'ём FMC+.
нямаte: Intel рэкамендуе, каб SYSREF забяспечваўся тактавым генератарам, які забяспечвае тактавы сігнал IP-прылады JESD204C Intel FPGA.
Апісанне сістэмы
Наступная схема сістэмнага ўзроўню паказвае, як розныя модулі злучаны ў гэтай канструкцыі.
Малюнак 2. Схема сістэмы 
Заўвагі:
- М - колькасць пераўтваральнікаў.
- S - колькасць перададзеных sampлес на канвэртар на кадр.
- WIDTH_MULP - гэта множнік шырыні даных паміж прыкладным і транспартным узроўнем.
- N - колькасць біт пераўтварэння на канвертар.
- CS - гэта колькасць кантрольных біт на пераўтварэнне сampлес.
У гэтай наладзе, напрample L = 8, M = 4 і F = 1, хуткасць перадачы дадзеных прыёмаперадатчыкаў складае 24.75 Гбіт/с.
Si5332 OUT1 генеруе тактавую частату 100 МГц для mgmt_clk. Si5345-D-EVB генеруе дзве тактавыя частоты, 375 МГц і 100 МГц. 375 МГц падаецца ва ўбудаваны мультыплексар у дэманстрацыйную плату Intel Agilex I-Series F-tile праз порт J19 SMA. Выхадны тактавы сігнал убудаванага мультыплексара кіруе эталонным тактавым сігналам прыёмаперадатчыка F-пліткі (refclk_xcvr) і эталонным тактавым сігналам JESD204C Intel FPGA IP ядра PLL (refclk_core). 100 МГц ад Si5345-D-EVB падлучаны да праграмуемага тактавага генератара HMC7044, які прысутнічае ў AD9081 EVM у якасці тактавага ўваходу
(EXT_HMCREF).
HCM7044 генеруе перыядычны сігнал SYSREF 11.71875 МГц праз раз'ём FMC.
JESD204C Intel FPGA IP ствараецца ў дуплексным рэжыме, але выкарыстоўваецца толькі шлях прыёмніка.
Метадалогія ўзаемадзеяння
У наступным раздзеле апісваюцца мэты тэсту, працэдура і крытэрыі праходжання. Тэст ахоплівае наступныя вобласці:
- Канальны ўзровень прымача дадзеных
- Транспартны ўзровень прыёмніка
Канальны ўзровень прымача
Гэта тэставая вобласць ахоплівае тэставыя прыклады для выраўноўвання загалоўкаў сінхранізацыі (SHA) і пашыранага шматблочнага выраўноўвання (EMBA).
Пры запуску спасылкі пасля скіду прымача JESD204C Intel FPGA IP пачынае шукаць паток загалоўкаў сінхранізацыі, які перадаецца прыладай. Наступныя рэгістры канальнага ўзроўню чытаюцца падчас тэсту і запісваюцца ў журнал files, і правераны для перадачы крытэрыяў праз скрыпты TCL.
Звязаная інфармацыя
F-tile JESD204C Intel FPGA IP Кіраўніцтва карыстальніка
Выраўноўванне загалоўка сінхранізацыі (SHA)
Табліца 1. Тэставыя выпадкі выраўноўвання загалоўка сінхранізацыі
| Тэставы выпадак | Мэта | Апісанне | Крытэрыі праходжання |
| SHA.1 | Праверце, ці дзейнічае блакіроўка загалоўка сінхранізацыі пасля завяршэння паслядоўнасці скіду. | З рэестраў чытаюцца наступныя сігналы:
|
|
| SHA.2 | Праверце статус блакіроўкі загалоўка сінхранізацыі пасля таго, як блакіроўка загалоўка сінхранізацыі будзе дасягнута (або падчас фазы пашыранага шматблочнага выраўноўвання) і стане стабільнай. | invalid_sync_header чытаецца для стану блакіроўкі загалоўка сінхранізацыі з рэестра (0x60[8]). | invalid_sync_header статус павінен быць 0. |
Пашыранае шматблочнае выраўноўванне (EMBA)
Табліца 2. Пашыраныя тэставыя выпадкі выраўноўвання некалькіх блокаў
| Тэставы выпадак | Мэта | Апісанне | Крытэрыі праходжання | |||||
| EMBA.1 | Праверце, ці сцвярджаецца пашыраная шматблочная блакіроўка толькі пасля сцвярджэння блакіроўкі загалоўка сінхранізацыі. | Праз рэестры счытваюцца наступныя сігналы: |
|
|||||
| Тэставы выпадак | Мэта | Апісанне | Крытэрыі праходжання | |||||
|
||||||||
| EMBA.2 | Праверце, ці з'яўляецца статус пашыранай шматблочнай блакіроўкі стабільнай (пасля пашыранай шматблочнай блакіроўкі або пакуль не будзе вызвалены эластычны буфер) разам з адсутнасцю несапраўднага мультыблока. | invalid_eomb_eoemb чытаецца з рэестра rx_err_status (0x60[10:9]). | invalid_eomb_eoemb павінен быць "00". | |||||
| EMBA.3 | Праверце выраўноўванне паласы. | З рэестраў чытаюцца наступныя значэнні:
|
|
|||||
Транспартны ўзровень прымача (TL)
Каб праверыць цэласнасць дадзеных патоку дадзеных карыснай нагрузкі праз прыёмнік (RX) JESD204C Intel FPGA IP і транспартны ўзровень, АЦП настроены на рampТэставы шаблон /PRBS. АЦП таксама настроены на працу з той жа канфігурацыяй, што і ў JESD204C Intel FPGA IP. рampПраверка /PRBS у структуры FPGA правярае rampЦэласнасць даных /PRBS на працягу адной хвіліны. IP-рэгістр rx_err RX JESD204C Intel FPGA бесперапынна апытваецца на нулявое значэнне на працягу адной хвіліны.
На малюнку ніжэй паказана канцэптуальная ўстаноўка тэсту для праверкі цэласнасці даных.
Малюнак 3. Праверка цэласнасці даных з дапамогай RampПраверка /PRBS15
Табліца 3. Тэставыя выпадкі транспартнага ўзроўню
| Тэставы выпадак | Мэта | Апісанне | Крытэрыі праходжання |
| TL.1 | Праверце адлюстраванне транспартнага ўзроўню канала даных з дапамогай ramp тэставы ўзор. | Data_mode усталяваны ў Ramp_рэжым.
Праз рэестры счытваюцца наступныя сігналы:
|
|
| TL.2 | Праверце адлюстраванне транспартнага ўзроўню канала даных з дапамогай тэставага шаблону PRBS15. | Data_mode усталяваны ў prbs_mode.
З рэестраў чытаюцца наступныя значэнні:
|
|
JESD204C Intel FPGA IP і канфігурацыі АЦП
IP-параметры JESD204C Intel FPGA (L, M і F) у гэтай праверцы абсталявання зыходна падтрымліваюцца прыладай AD9081. Хуткасць перадачы дадзеных трансівера, сampгадзіннік і іншыя параметры JESD204C адпавядаюць умовам працы AD908D1.
Тэставанне апаратнага забеспячэння рэалізуе JESD204C Intel FPGA IP з наступнай канфігурацыяй параметраў.
Глабальная налада для ўсіх канфігурацый:
- E = 1
- CF = 0
- CS = 0
- Падклас = 1
- FCLK_MULP = 1
- WIDTH_MULP = 8
- SH_CONFIG = CRC-12
- Тактавая частата кіравання FPGA (МГц) = 100
Вынікі выпрабаванняў
Наступная табліца змяшчае магчымыя вынікі і іх вызначэнне.
Табліца 4. Вызначэнне вынікаў
| Вынік | Азначэнне |
| ПАДАЦЬ | Было заўважана, што прылада пад тэстам (DUT) дэманструе адпаведныя паводзіны. |
| ПРАЙС з каментарамі | Было заўважана, што DUT дэманструе адпаведныя паводзіны. Аднак уключана дадатковае тлумачэнне сітуацыі (напрample: з-за абмежаванняў па часе была праведзена толькі частка тэсціравання). |
| Вынік | Азначэнне |
| ПАЛУЧАЦЬ | Было заўважана, што DUT дэманструе неадпаведныя паводзіны. |
| Папярэджанне | Было заўважана, што DUT дэманструе паводзіны, якія не рэкамендуюцца. |
| Спасылайцеся на каментарыі | Па выніках назіранняў не ўдалося вызначыць, ці прайшоў ён ці не прайшоў. Уключана дадатковае тлумачэнне сітуацыі. |
У наступнай табліцы паказаны вынікі тэстаў SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 і TL.2 з адпаведнымі значэннямі L, M, F, хуткасцю перадачы дадзеных, сampтактавыя частоты ling, тактавыя частоты сувязі і частоты SYSREF.
Табліца 5. Вынік тэставых прыкладаў SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 і TL.2
| няма | L | M | F | S | HD | E | N | NP | АЛП
Sampгадзіннік (МГц) |
Тактавая частата прылады FPGA (МГц) | ПЛІС
Тактавая частата кадраў (МГц) |
ПЛІС
Такта сувязі (МГц) |
Хуткасць паласы (Гбіт/с) | Вынік |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | пас |
Каментары да вынікаў тэсту
У кожным тэставым выпадку RX JESD204C Intel FPGA IP паспяхова ўстанаўлівае выраўноўванне загалоўка сінхранізацыі, пашыранае выраўноўванне некалькіх блокаў і фазу да карыстальніцкіх даных.
Ніякіх праблем з цэласнасцю даных Ramp і праверка PRBS для канфігурацый JESD, якія ахопліваюць усе фізічныя паласы, таксама не назіраецца цыклічнай праверкі празмернасці (CRC) і памылкі цотнасці каманд.
Падчас пэўных цыклаў харчавання можа з'явіцца памылка выпраўлення паласы з канфігурацыямі параметраў. Каб пазбегнуць гэтай памылкі, варта запраграмаваць значэнні зрушэння LEMC, або вы можаце аўтаматызаваць гэта з дапамогай працэдуры каліброўкі. Для атрымання дадатковай інфармацыі аб юрыдычных значэннях зрушэння LEMC звярніцеся да Механізму налады RBD у Кіраўніцтве карыстальніка F-tile JESD204C IP.
Звязаная інфармацыя
Цюнінг-механізм RBD
Рэзюмэ
У гэтай справаздачы паказана праверка электрычнага інтэрфейсу JESD204C Intel FPGA IP і PHY з прыладай AD9081/9082 (R2 Silicon) да 24.75 Гбіт/с для АЦП. Поўная канфігурацыя і ўстаноўка апаратнага забеспячэння паказаны, каб забяспечыць упэўненасць ва ўзаемадзеянні і прадукцыйнасці дзвюх прылад.
Гісторыя версій дакумента для AN 927: JESD204C Intel FPGA IP і ADI AD9081 MxFE* Справаздача аб сумяшчальнасці АЦП для прылад Intel Agilex F-Tile
| Версія дакумента | Змены |
| 2022.04.25 | Першапачатковы выпуск. |
AN 876: JESD204C Intel® FPGA IP і ADI AD9081 MxFE* Справаздача аб сумяшчальнасці АЦП для прылад Intel® Agilex® F-Tile
Дакументы / Рэсурсы
 |
intel JESD204C Справаздача аб сумяшчальнасці АЛП Intel FPGA IP і ADI AD9081 MxFE [pdfКіраўніцтва карыстальніка Справаздача аб узаемадзеянні АПД JESD204C Intel FPGA IP і ADI AD9081 MxFE, справаздача аб узаемадзеянні АЛП JESD204C, IP Intel FPGA і ADI AD9081 MxFE |