JESD204C Intel FPGA IP un ADI AD9081 MxFE ADC sadarbspējas pārskats

Informācija par produktu

Lietotāja rokasgrāmatā minētais produkts ir JESD204C Intel FPGA IP. Tas ir aparatūras komponents, kas tiek izmantots kopā ar Intel Agilex I-Series F-Tile Demo Board un ADI AD9081-FMCA-EBZ EVM. IP tiek instantificēts dupleksajā režīmā, bet tiek izmantots tikai uztvērēja ceļš. Tas ģenerē 375 MHz saites pulksteni un 375 MHz kadra pulksteni. Aparatūras iestatīšana ADC sadarbspējas pārbaudei ir parādīta 1. attēlā. IP ir nepieciešams, lai SYSREF nodrošinātu pulksteņa ģeneratoru, kas nodrošina JESD204C Intel FPGA IP ierīces pulksteni.

Produkta lietošanas instrukcijas

Aparatūras iestatīšana
Lai iestatītu aparatūru JESD204C Intel FPGA IP lietošanai, veiciet šīs darbības:

1. Savienojiet ADI AD9081-FMCA-EBZ EVM ar Intel Agilex I-Series F-Tile demonstrācijas paneļa FMC+ savienotāju.
2. Pārliecinieties, vai SYSREF signālu nodrošina pulksteņa ģenerators, kas nodrošina JESD204C Intel FPGA IP ierīces pulksteni.

Sistēmas apraksts
Sistēmas līmeņa diagramma parāda, kā šajā dizainā ir savienoti dažādi moduļi. Tas ietver Intel Agilex-I F-tile demonstrācijas paneli, Intel Agilex F-tile ierīci, augstākā līmeņa RTL, platformas dizaineru sistēmu, modeļu ģeneratoru, modeļu pārbaudītāju, F-Tile JESD204C duplekso IP kodolu un dažādus pulksteņus un saskarnes.

Sadarbspējas metodika
Uztvērēja datu saites slānis
Šis testa apgabals aptver sinhronizācijas galvenes līdzināšanas (SHA) un paplašinātās vairāku bloku līdzināšanas (EMBA) pārbaudes gadījumus. JESD204C Intel FPGA IP testa laikā nolasa reģistrus no datu saites slāņa un ieraksta tos žurnālā files, un pārbauda tos kritēriju nodošanai, izmantojot TCL skriptus.

JESD204C Intel® FPGA IP un ADI AD9081 MxFE* ADC sadarbspējas pārskats Intel® Agilex™ F-tile ierīcēm

JESD204C Intel® FPGA IP ir ātrgaitas punkta-punkta seriālās saskarnes intelektuālais īpašums (IP).
JESD204C Intel FPGA IP ir aparatūras testēts ar vairākām atlasītām JESD204C saderīgām analogo-digitālo pārveidotāju (ADC) ierīcēm.
Šajā ziņojumā ir uzsvērta JESD204C Intel FPGA IP savietojamība ar AD9081 jauktā signāla priekšgala (MxFE*) novērtēšanas moduli (EVM) no Analog Devices Inc. (ADI). Nākamajās sadaļās ir aprakstīta aparatūras pārbaudes metodoloģija un testa rezultāti.

Saistītā informācija
F-tile JESD204C Intel FPGA IP lietotāja rokasgrāmata

Aparatūras un programmatūras prasības
Sadarbspējas pārbaudei ir nepieciešami šādi aparatūras un programmatūras rīki: Aparatūra

• Intel Agilex™ I-Series F-tile demo plate (AGIB027R29A1E2VR0) ar 12V strāvas adapteri
• Analogās ierīces (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D novērtēšanas padome (Si5345-D-EVB)
• SMA vīrietis SMP vīrietis
• SMP vīrieša-SMP kabelis

Programmatūra

• Intel Quartus® Prime Pro Edition programmatūras versija 21.4
• AD9081_API versija 1.1.0 vai jaunāka (Linux lietojumprogramma, nepieciešama AD9081 EVM konfigurācijai)

Saistītā informācija

• AD9081/AD9082 sistēmas izstrādes lietotāja rokasgrāmata
• Skyworks Si5345-D novērtēšanas padomes lietotāja rokasgrāmata

Aparatūras iestatīšana
JESD204C Intel FPGA IP tiek instantizēts dupleksajā režīmā, bet tiek izmantots tikai uztvērēja ceļš. Ja FCLK_MULP = 1, WIDTH_MULP = 8, S = 1, kodols PLL ģenerē 375 MHz saites pulksteni un 375 MHz kadra pulksteni.
Intel Agilex I-Series F-Tile demonstrācijas plate tiek izmantota ar ADI AD9081-FMCA-EBZ EVM, kas savienota ar izstrādes plates FMC+ savienotāju. Aparatūras iestatīšana ADC sadarbspējas pārbaudei ir parādīta Aparatūras iestatīšanas attēlā.- • AD9081-FMCA-EBZ EVM nodrošina jaudu no Intel Agilex I-Series F-Tile Demo Board, izmantojot FMC+ savienotāju.

• F-tile raiduztvērēju un JESD204C Intel FPGA IP kodola PLL atsauces pulksteņus nodrošina Si5345-D-EVB, izmantojot SMA–SMP kabeli. Iestatiet MUX_DIP_SW0 augstu uz Agilex-I F-Tile Demo Board, lai nodrošinātu, ka U22 izmanto CLKIN1, kas ir pievienots SMP kabelim.
• Si5345-D-EVB nodrošina atskaites pulksteni HMC7044 programmējamajam pulksteņa ģeneratoram, kas atrodas AD9081 EVM, izmantojot SMP–SMP kabeli.
• Pārvaldības pulksteni JESD204C Intel FPGA IP kodolam nodrošina Silicon Labs Si5332 programmējams pulksteņa ģenerators, kas atrodas Intel Agilex I-Series F-tile demonstrācijas panelī.
• Programmējamais pulksteņa ģenerators HMC7044 nodrošina AD9081 ierīces atsauces pulksteni. Fāzu bloķētā cilpa (PLL), kas atrodas AD9081 ierīcē, ģenerē vēlamos ADCampling pulksteni no ierīces atsauces pulksteņa.
• 1. apakšklasei HMC7044 pulksteņa ģenerators ģenerē SYSREF signālu AD9081 ierīcei un JESD204C Intel FPGA IP, izmantojot FMC+ savienotāju.

Nēte: Intel iesaka SYSREF nodrošināt ar pulksteņa ģeneratoru, kas nodrošina JESD204C Intel FPGA IP ierīces pulksteni.

Sistēmas apraksts

Sekojošā sistēmas līmeņa diagramma parāda, kā šajā dizainā ir savienoti dažādi moduļi.

2. attēls. Sistēmas diagramma

Piezīmes:

1. M ir pārveidotāju skaits.
2. S ir pārraidīto s skaitsampmazāk par pārveidotāju par kadru.
3. WIDTH_MULP ir datu platuma reizinātājs starp lietojumprogrammas slāni un transporta slāni.
4. N ir konvertēšanas bitu skaits uz pārveidotāju.
5. CS ir kontroles bitu skaits vienā konversijas sekundēamples.

Šajā iestatījumā, piemēram,ample L = 8, M = 4 un F = 1, raiduztvērēja joslu datu pārraides ātrums ir 24.75 Gbps.
Si5332 OUT1 ģenerē 100 MHz takts frekvenci līdz mgmt_clk. Si5345-D-EVB ģenerē divas pulksteņa frekvences, 375 MHz un 100 MHz. 375 MHz tiek piegādāts iegultajam multipleksoram Intel Agilex I-Series F-tile Demo Board, izmantojot J19 SMA portu. Iegultā multipleksora izejas pulkstenis vada F-tile raiduztvērēja atsauces pulksteni (refclk_xcvr) un JESD204C Intel FPGA IP kodola PLL atsauces pulksteni (refclk_core). 100 MHz no Si5345-D-EVB ir savienots ar HMC7044 programmējamo pulksteņa ģeneratoru, kas atrodas AD9081 EVM kā pulksteņa ieeju.
(EXT_HMCREF).

HCM7044 ģenerē periodisku SYSREF signālu 11.71875 MHz, izmantojot FMC savienotāju.
JESD204C Intel FPGA IP tiek instantizēts dupleksajā režīmā, bet tiek izmantots tikai uztvērēja ceļš.

Sadarbspējas metodika
Nākamajā sadaļā ir aprakstīti testa mērķi, procedūra un nokārtošanas kritēriji. Pārbaude aptver šādas jomas:

• Uztvērēja datu saites slānis
• Uztvērēja transporta slānis

Uztvērēja datu saites slānis
Šis testa apgabals aptver sinhronizācijas galvenes līdzināšanas (SHA) un paplašinātās vairāku bloku līdzināšanas (EMBA) pārbaudes gadījumus.
Saites palaišanas laikā pēc uztvērēja atiestatīšanas JESD204C Intel FPGA IP sāk meklēt sinhronizācijas galvenes straumi, ko pārsūta ierīce. Pārbaudes laikā tiek nolasīti šādi reģistri no datu saites slāņa, ierakstīti žurnālā files, un pārbaudīts, vai kritēriji tiek nodoti caur TCL skriptiem.

Saistītā informācija
F-tile JESD204C Intel FPGA IP lietotāja rokasgrāmata

Sinhronizēt galvenes līdzinājumu (SHA)
1. tabula. Sinhronizācijas galvenes līdzināšanas pārbaudes gadījumi

Testa gadījums	Mērķis	Apraksts	Nokārtošanas kritēriji
SHA.1	Pārbaudiet, vai sinhronizācijas galvenes bloķēšana ir aktivizēta pēc atiestatīšanas secības pabeigšanas.	No reģistriem tiek nolasīti šādi signāli: CDR_Lock tiek nolasīts no reģistra rx_status3 (0x8C). SH_Locked tiek nolasīts no reģistra rx_status4 (0x90). jrx_sh_err_status tiek nolasīts no reģistra rx_err_status (0x60).	CDR_Lock un SH_LOCK ir jānorāda uz augstu, kas atbilst joslu skaitam. jrx_sh_err_status jābūt  Bitu lauki jrx_sh_err_status pārbauda sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err un cdr_locked_err.
SHA.2	Pārbaudiet sinhronizācijas galvenes bloķēšanas statusu pēc tam, kad ir sasniegta sinhronizācijas galvenes bloķēšana (vai paplašinātās vairāku bloku izlīdzināšanas fāzes laikā), un tas ir stabils.	Invalid_sync_header tiek nolasīts sinhronizācijas galvenes bloķēšanas statusam no reģistra (0x60[8]).	invalid_sync_header statusam ir jābūt 0.

Paplašināta vairāku bloku izlīdzināšana (EMBA)

2. tabula. Paplašinātas vairāku bloku izlīdzināšanas pārbaudes lietas

Testa gadījums		Mērķis		Apraksts		Nokārtošanas kritēriji
EMBA.1		Pārbaudiet, vai paplašinātā vairāku bloku bloķēšana tiek aktivizēta tikai pēc sinhronizācijas galvenes bloķēšanas apstiprināšanas.		Ar reģistriem tiek nolasīti šādi signāli:		EMB_Locked_1 vērtībai ir jābūt vienādai ar 1, kas atbilst katrai joslai. EMB_Lock_err ir jābūt 0.
	Testa gadījums		Mērķis		Apraksts		Nokārtošanas kritēriji
					EMB_Locked_1 tiek nolasīts no reģistra rx_status5 (0x94). EMB_Lock_err tiek nolasīts no reģistra rx_err_status (0x60[19]).
	EMBA.2		Pārbaudiet, vai paplašinātās vairāku bloku bloķēšanas statuss ir stabils (pēc paplašinātas vairāku bloku bloķēšanas vai līdz elastīgā bufera atbrīvošanai), kā arī nav nederīgu vairāku bloku.		invalid_eomb_eoemb tiek nolasīts no reģistra rx_err_status (0x60[10:9]).		invalid_eomb_eoemb ir jābūt “00”.
	EMBA.3		Pārbaudiet joslu izlīdzināšanu.		No reģistriem tiek nolasītas šādas vērtības: elastic_buf_over_flow tiek nolasīts no reģistra rx_err_status (0x60[20]). elastic_buf_full tiek nolasīts no reģistra rx_status6 (0x98).		elastic_buf_over_flow ir jābūt 0. Vērtībai elastic_buf_full jābūt vienādai ar 1, kas atbilst katrai joslai.

Uztvērēja transporta slānis (TL)
Lai pārbaudītu derīgās slodzes datu straumes datu integritāti caur uztvērēju (RX) JESD204C Intel FPGA IP un transporta slāni, ADC ir konfigurētsamp/PRBS testa modelis. ADC ir arī iestatīts darbam ar tādu pašu konfigurāciju, kas iestatīta JESD204C Intel FPGA IP. Ramp/PRBS pārbaudītājs FPGA audumā pārbauda ramp/PRBS datu integritāte vienu minūti. RX JESD204C Intel FPGA IP reģistrs rx_err vienu minūti tiek nepārtraukti aptaujāts par nulles vērtību.
Tālāk esošajā attēlā parādīta konceptuālā testa iestatīšana datu integritātes pārbaudei.

3. attēls. Datu integritātes pārbaude, izmantojot Ramp/PRBS15 pārbaudītājs

3. tabula. Transporta slāņa pārbaudes gadījumi

Testa gadījums	Mērķis	Apraksts	Nokārtošanas kritēriji
TL.1	Pārbaudiet datu kanāla transporta slāņa kartēšanu, izmantojot ramp testa modelis.	Datu_režīms ir iestatīts uz Ramp_režīms. Ar reģistriem tiek nolasīti šādi signāli: crc_err tiek nolasīts no rx_err_status (0x60[14]).  jrx_patchk_data_error tiek nolasīts no tst_err0 reģistra.	crc_err ir jābūt zemam, lai to izietu. jrx_patchk_data_error ir jābūt zemam.
TL.2	Pārbaudiet datu kanāla transporta slāņa kartēšanu, izmantojot PRBS15 testa modeli.	Data_mode ir iestatīts uz prbs_mode. No reģistriem tiek nolasītas šādas vērtības: crc_err tiek nolasīts no rx_err_status (0x60[14]). jrx_patchk_data_error tiek nolasīts no tst_err0 reģistra.	crc_err ir jābūt zemam, lai to izietu. jrx_patchk_data_error ir jābūt zemam.

JESD204C Intel FPGA IP un ADC konfigurācijas
JESD204C Intel FPGA IP parametrus (L, M un F) šajā aparatūras izrakstīšanā sākotnēji atbalsta AD9081 ierīce. Raiduztvērēja datu pārraides ātrums, sampling pulkstenis un citi JESD204C parametri atbilst AD908D1 darbības nosacījumiem.
Aparatūras pārbaudes testēšanā tiek ieviests JESD204C Intel FPGA IP ar šādu parametru konfigurāciju.

Globālais iestatījums visai konfigurācijai:

• E = 1
• CF = 0
• CS = 0
• Apakšklase = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA pārvaldības pulkstenis (MHz) = 100

Testa rezultāti
Nākamajā tabulā ir norādīti iespējamie rezultāti un to definīcija.

4. tabula. Rezultātu definīcija

Rezultāts	Definīcija
PASĀT	Tika novērots, ka testējamā ierīce (DUT) uzrāda atbilstošu darbību.
PASĀK ar komentāriem	Tika novērots, ka DUT uzrāda atbilstošu uzvedību. Tomēr ir iekļauts papildu skaidrojums par situāciju (piemample: laika ierobežojumu dēļ tika veikta tikai daļa no testēšanas).

Rezultāts	Definīcija
FAIL	Tika novērots, ka DUT uzrāda neatbilstošu uzvedību.
Brīdinājums	Tika novērots, ka DUT uzvedība nav ieteicama.
Skatiet komentārus	No novērojumiem nevarēja noteikt derīgu piespēli vai neveiksmi. Iekļauts papildu situācijas skaidrojums.

Šajā tabulā ir parādīti rezultāti testa gadījumiem SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 un TL.2 ar attiecīgajām vērtībām L, M, F, datu pārraides ātrumu, samplinga pulkstenis, saites pulkstenis un SYSREF frekvences.

5. tabula. Rezultāti pārbaudes gadījumiem SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 un TL.2

Nē.	L	M	F	S	HD	E	N	NP	ADC SampLing Pulkstenis (MHz)	FPGA ierīces pulkstenis (MHz)	FPGA Kadra pulkstenis (MHz)	FPGA Saites pulkstenis (MHz)	Joslu ātrums (Gb/s)	Rezultāts
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Pass

Testa rezultātu komentāri
Katrā testa gadījumā RX JESD204C Intel FPGA IP veiksmīgi izveido sinhronizācijas galvenes izlīdzināšanu, paplašināto vairāku bloku izlīdzināšanu un līdz lietotāja datu fāzei.
R nav novērojis datu integritātes problēmuamp un PRBS pārbaudītājs JESD konfigurācijām, kas aptver visas fiziskās joslas, arī netiek novērota cikliskā redundances pārbaude (CRC) un komandu paritātes kļūda.
Noteiktu jaudas ciklu laikā ar parametru konfigurācijām var parādīties joslas novirzes kļūda. Lai izvairītos no šīs kļūdas, LEMC nobīdes vērtības ir jāieprogrammē vai varat to automatizēt, izmantojot kalibrēšanas slaucīšanas procedūru. Papildinformāciju par LEMC nobīdes juridiskajām vērtībām skatiet F-tile JESD204C IP lietotāja rokasgrāmatā sadaļā RBD regulēšanas mehānisms.

Saistītā informācija
UBA noskaņošanas mehānisms

Kopsavilkums
Šis pārskats parāda JESD204C Intel FPGA IP un PHY elektriskās saskarnes validāciju ar AD9081/9082 (R2 Silicon) ierīci līdz 24.75 Gbps ADC. Pilnīga konfigurācija un aparatūras iestatīšana nodrošina pārliecību par abu ierīču savietojamību un veiktspēju.

Dokumentu pārskatīšanas vēsture AN 927: JESD204C Intel FPGA IP un ADI AD9081 MxFE* ADC sadarbspējas pārskats Intel Agilex F-Tile ierīcēm

Dokumenta versija	Izmaiņas
2022.04.25	Sākotnējā izlaišana.

AN 876: JESD204C Intel® FPGA IP un ADI AD9081 MxFE* ADC sadarbspējas pārskats Intel® Agilex® F-Tile ierīcēm

Dokumenti / Resursi

intel JESD204C Intel FPGA IP un ADI AD9081 MxFE ADC sadarbspējas pārskats [pdfLietotāja rokasgrāmata JESD204C Intel FPGA IP un ADI AD9081 MxFE ADC sadarbspējas pārskats, JESD204C, Intel FPGA IP un ADI AD9081 MxFE ADC sadarbspējas pārskats

Atsauces

• Lietotāja rokasgrāmata