JESD204C Intel FPGA IP è ADI AD9081 MxFE ADC Rapportu di interoperabilità

Informazione di u produttu

U pruduttu riferitu in u manuale d'utilizatore hè JESD204C Intel FPGA IP. Hè un cumpunente hardware chì hè utilizatu in cunghjunzione cù l'Intel Agilex I-Series F-Tile Demo Board è l'ADI AD9081-FMCA-EBZ EVM. L'IP hè instanziatu in modu Duplex, ma solu u percorsu di u receptore hè utilizzatu. Genera un clock di ligame 375 MHz è un clock frame 375 MHz. A cunfigurazione di hardware per a prova di interoperabilità ADC hè mostrata in a Figura 1. L'IP richiede SYSREF per esse furnitu da u generatore di clock chì fonti u JESD204C Intel FPGA IP clock device.

Istruzzioni per l'usu di u produttu

Configurazione di hardware
Per cunfigurà l'hardware per utilizà l'IP JESD204C Intel FPGA, seguite questi passi:

1. Cunnette l'ADI AD9081-FMCA-EBZ EVM à u connettore FMC+ di u Intel Agilex I-Series F-Tile Demo Board.
2. Assicuratevi chì u signale SYSREF hè furnitu da u generatore di clock chì furnisce u clock di u dispositivu JESD204C Intel FPGA IP.

Descrizzione di u sistema
U diagramma à livellu di u sistema mostra cumu diverse moduli sò cunnessi in stu disignu. Include u Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, è vari orologi è interfacce.

Metodologia di interoperabilità
Receiver Data Link Layer
Questa zona di prova copre i casi di prova per l'allineamentu di l'intestazione di sincronia (SHA) è l'allineamentu multiblock allargatu (EMBA). L'IP JESD204C Intel FPGA leghje i registri da a strata di ligame di dati durante a prova, li scrive in u log. files, è li verifica per passà i criteri attraversu script TCL.

JESD204C Intel® FPGA IP è ADI AD9081 MxFE* Rapportu di interoperabilità ADC per i dispositivi Intel® Agilex™ F-tile

L'IP JESD204C Intel® FPGA hè una pruprietà intellettuale (IP) d'interfaccia seriale puntu à puntu à alta velocità.
L'IP JESD204C Intel FPGA hè stata testata in hardware cù parechji dispositi cunvertitori analogici-digitali (ADC) JESD204C scelti.
Stu rapportu mette in risaltu l'interoperabilità di l'IP JESD204C Intel FPGA cù u modulu di valutazione AD9081 Mixed Signal Front End (MxFE *) (EVM) da Analog Devices Inc. (ADI). I seguenti sezzioni descrizanu a metodulugia di checkout hardware è i risultati di teste.

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Requisiti di Hardware è Software
A prova di interoperabilità richiede i seguenti strumenti hardware è software: Hardware

• Scheda Demo Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) cù adattatore di alimentazione da 12 V
• Dispositivi analogichi (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Scheda di valutazione Skywork Si5345-D (Si5345-D-EVB)
• SMA male à SMP male
• Cavo SMP maschiu à SMP

Software

• Versione di u software Intel Quartus® Prime Pro Edition 21.4
• AD9081_API versione 1.1.0 o più recente (applicazione Linux, necessaria per a cunfigurazione AD9081 EVM)

Information Related

• AD9081/AD9082 Guida di l'Usuariu di Sviluppu di Sistema
• Skyworks Si5345-D Evaluation Board Guide d'Usuariu

Configurazione di hardware
L'IP JESD204C Intel FPGA hè instanziatu in modu Duplex, ma solu u percorsu di u receptore hè utilizatu. Per FCLK_MULP = 1, WIDTH_MULP = 8, S = 1, u core PLL genera un clock di link 375 MHz è un clock frame 375 MHz.
Un Intel Agilex I-Series F-Tile Demo Board hè utilizatu cù l'ADI AD9081-FMCA-EBZ EVM cunnessu à u connettore FMC + di u pianu di sviluppu. A cunfigurazione di hardware per a prova di interoperabilità ADC hè mostrata in a figura di Configurazione di Hardware.- • L'AD9081-FMCA-EBZ EVM deriva a putenza da Intel Agilex I-Series F-Tile Demo Board through FMC + connector.

• U transceiver F-tile è JESD204C Intel FPGA IP core clock PLL di riferenza sò furniti da Si5345-D-EVB attraversu u cable SMA à SMP. Pone MUX_DIP_SW0 à altu nantu à Agilex-I F-Tile Demo Board per assicurà chì U22 piglia CLKIN1 chì hè cunnessu à u cable SMP.
• U Si5345-D-EVB furnisce un clock di riferimentu à u generatore di clock programmable HMC7044 presente in l'AD9081 EVM attraversu u cable SMP à SMP.
• U clock di gestione per u core IP JESD204C Intel FPGA hè furnitu da Silicon Labs Si5332 generatore di clock programmabile presente in a Intel Agilex I-Series F-tile Demo Board.
• U generatore di clock programmable HMC7044 furnisce u clock di riferimentu di u dispositivu AD9081. U loop in fase di bloccu (PLL) presente in u dispusitivu AD9081 genera l'ADC desiderati.ampling clock da u clock di riferenza di u dispusitivu.
• Per a Subclass 1, u generatore di clock HMC7044 genera u signale SYSREF per u dispositivu AD9081 è per l'IP JESD204C Intel FPGA attraversu u connettore FMC+.

Innòte: Intel ricumanda chì u SYSREF sia furnitu da u generatore di clock chì furnisce u clock di u dispositivu JESD204C Intel FPGA IP.

Descrizzione di u sistema

U schema à livellu di u sistema seguente mostra cumu i diversi moduli sò cunnessi in stu disignu.

Figura 2. Diagramma di u sistema

Notes:

1. M hè u numeru di cunvertitori.
2. S hè u numeru di s trasmessiamples per converter per frame.
3. WIDTH_MULP hè u multiplicatore di larghezza di dati trà a strata di l'applicazione è a strata di trasportu.
4. N hè u numeru di bits di cunversione per cunvertitore.
5. CS hè u numeru di bit di cuntrollu per cunversione samples.

In questa configurazione, per esempiuample L = 8, M = 4, è F = 1, u tassu di dati di corsie transceiver hè 24.75 Gbps.
U Si5332 OUT1 genera un clock di 100 MHz à mgmt_clk. Si5345-D-EVB genera duie frequenze di clock, 375 MHz è 100 MHz. U 375 MHz hè furnitu à u multiplexer integratu in u Intel Agilex I-Series F-tile Demo Board attraversu u portu J19 SMA. U clock di output di u multiplexer integratu guida u clock di riferimentu di transceiver F-tile (refclk_xcvr) è JESD204C Intel FPGA IP core clock di riferimentu PLL (refclk_core). 100 MHz da Si5345-D-EVB hè cunnessu à u generatore di clock programmable HMC7044 presente in l'AD9081 EVM cum'è l'input di clock.
(EXT_HMCREF).

L'HCM7044 genera un signalu SYSREF periodic di 11.71875 MHz à traversu u FMC Connector.
L'IP JESD204C Intel FPGA hè instanziatu in modu Duplex, ma solu u percorsu di u receptore hè utilizatu.

Metodologia di interoperabilità
A sezione seguente descrive l'ugettivi di a prova, a prucedura è i criteri di passaghju. A prova copre i seguenti spazii:

• Livellu di ligame di dati di u ricevitore
• Stratu di trasportu di u receptore

Receiver Data Link Layer
Questa zona di prova copre i casi di prova per l'allineamentu di l'intestazione di sincronia (SHA) è l'allineamentu multiblock allargatu (EMBA).
À l'iniziu di u ligame, dopu à u reset di u ricevitore, l'IP JESD204C Intel FPGA principia à circà u flussu di l'intestazione di sincronia chì hè trasmessa da u dispusitivu. I seguenti registri da a strata di ligame di dati sò letti durante a prova, scritti in log files, è verificatu per passà i criteri attraversu script TCL.

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Sync Header Alignment (SHA)
Table 1. Casi di prova di l'allineamentu di l'intestazione Sync

Test Case	Ughjettivu	Descrizzione	Passing Criteria
SHA.1	Verificate se Sync Header Lock hè affirmatu dopu à a fine di a sequenza di reset.	I seguenti signali sò letti da i registri: CDR_Lock hè lettu da u registru rx_status3 (0x8C). SH_Locked hè lettu da u registru rx_status4 (0x90). jrx_sh_err_status hè lettu da u registru rx_err_status (0x60).	CDR_Lock è SH_LOCK deve esse affirmatu à altu chì currisponde à u numeru di corsi. jrx_sh_err_status deve esse  I campi di bit in jrx_sh_err_status verificanu sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err è cdr_locked_err.
SHA.2	Verificate l'estatus di bloccu di l'intestazione di sincronia dopu chì u bloccu di l'intestazione di sincronia hè ottenutu (o durante a fase di Allineamentu Multi-Block Extended) è stabile.	invalid_sync_header hè lettu per u status di serratura di Sync Header da u registru (0x60[8]).	U statutu invalid_sync_header deve esse 0.

Allineamentu Multiblock Extended (EMBA)

Tabella 2. Casi di Test d'Alineazione Multibloc Extended

Test Case		Ughjettivu		Descrizzione		Passing Criteria
EMBA.1		Verificate se u Lock Multiblock Extended hè affirmatu solu dopu l'affirmazione di Sync Header Lock.		I seguenti signali sò letti attraversu i registri:		U valore EMB_Locked_1 deve esse uguali à 1 chì currisponde à ogni corsia. EMB_Lock_err deve esse 0.
	Test Case		Ughjettivu		Descrizzione		Passing Criteria
					EMB_Locked_1 hè lettu da u registru rx_status5 (0x94). EMB_Lock_err hè lettu da u registru rx_err_status (0x60[19]).
	EMBA.2		Verificate se u statutu di Bloccu Multiblock Extended hè stabile (dopu à u bloccu multiblock allargatu o finu à chì u buffer elasticu hè liberatu) è senza multiblock invalidu.		invalid_eomb_eoemb hè lettu da u registru rx_err_status (0x60[10:9]).		invalid_eomb_eoemb deve esse "00".
	EMBA.3		Verificate l'allineamentu di a strada.		I seguenti valori sò letti da i registri: elastic_buf_over_flow hè lettu da u registru rx_err_status (0x60[20]). elastic_buf_full hè lettu da u registru rx_status6 (0x98).		elastic_buf_over_flow deve esse 0. U valore elastic_buf_full deve esse uguali à 1 chì currisponde à ogni corsia.

Stratu di trasportu di u receptore (TL)
Per verificà l'integrità di e dati di u flussu di dati payload attraversu u ricevitore (RX) JESD204C Intel FPGA IP è u stratu di trasportu, l'ADC hè cunfiguratu per ramp/ PRBS mudellu di prova. L'ADC hè ancu stallatu per operà cù a listessa cunfigurazione cum'è stabilita in l'IP JESD204C Intel FPGA. U ramp/PRBS checker in u fabricu FPGA verifica u ramp/PRBS integrità di dati per un minutu. U registru IP RX JESD204C Intel FPGA rx_err hè interrogatu continuamente per u valore zero per un minutu.
A figura sottu mostra a cunfigurazione di a prova conceptuale per a verificazione di l'integrità di dati.

Figura 3. Verifica di l'integrità di i dati Utilizendu Ramp/ PRBS15 Checker

Table 3. Casi di prova di a capa di trasportu

Test Case	Ughjettivu	Descrizzione	Passing Criteria
TL.1	Verificate a mappa di a strata di trasportu di u canali di dati cù ramp mudellu di prova.	Data_mode hè stabilitu à Ramp_mode. I seguenti signali sò letti attraversu i registri: crc_err hè lettu da u rx_err_status (0x60[14]).  jrx_patchk_data_error hè lettu da u registru tst_err0.	crc_err deve esse bassu per passà. jrx_patchk_data_error deve esse bassu.
TL.2	Verificate a mappa di a strata di trasportu di u canali di dati utilizendu u mudellu di prova PRBS15.	Data_mode hè stabilitu à prbs_mode. I seguenti valori sò letti da i registri: crc_err hè lettu da u rx_err_status (0x60[14]). jrx_patchk_data_error hè lettu da u registru tst_err0.	crc_err deve esse bassu per passà. jrx_patchk_data_error deve esse bassu.

JESD204C Configurazioni Intel FPGA IP è ADC
I paràmetri IP JESD204C Intel FPGA (L, M è F) in questu checkout di hardware sò supportati nativamente da u dispusitivu AD9081. A velocità di dati di transceiver, sampling clock, è altri paràmetri JESD204C rispettu à i cundizioni funziunamentu AD908D1.
A prova di checkout hardware implementa l'IP JESD204C Intel FPGA cù a seguente cunfigurazione di parametri.

Configurazione globale per tutte e cunfigurazioni:

• E = 1
• CF = 0
• CS = 0
• Sottoclasse = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Clock di gestione FPGA (MHz) = 100

Risultati di prova
A tabella seguente cuntene i risultati pussibuli è a so definizione.

Table 4. Definizione di i risultati

Risultatu	Definizione
PASSU	U Dispositivu Sottu Testu (DUT) hè statu osservatu per esibisce un cumpurtamentu conforme.
PASSU cù cumenti	U DUT hè statu osservatu per esibisce un cumpurtamentu conforme. Tuttavia, una spiegazione supplementu di a situazione hè inclusa (esample: per via di limitazioni di tempu, solu una parte di a prova hè stata realizata).

Risultatu	Definizione
FAIL	U DUT hè statu osservatu per esibisce un cumpurtamentu micca cunfurmante.
Attenti	U DUT hè statu osservatu per esibisce un cumpurtamentu chì ùn hè micca cunsigliatu.
Riferite à i cumenti	Da l'osservazioni, un passaghju validu o fallimentu ùn pudia esse determinatu. Una spiegazione supplementu di a situazione hè inclusa.

A tavula seguente mostra i risultati per i casi di teste SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, è TL.2 cù valori rispettivi di L, M, F, data rate, sampling clock, link clock è frequenze SYSREF.

Tabella 5. Risultatu per i casi di prova SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 è TL.2

Innò.	L	M	F	S	HD	E	N	NP	ADC Sampling Clock (MHz)	Clock di u dispositivu FPGA (MHz)	FPGA Frame Clock (MHz)	FPGA Link Clock (MHz)	Velocità di corsia (Gbps)	Risultatu
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Passà

Cumenti di u risultatu di a prova
In ogni casu di prova, l'IP RX JESD204C Intel FPGA stabilisce cun successu l'allineamentu di l'intestazione di sincronia, l'allineamentu multiblock allargatu, è finu à a fase di dati di l'utilizatori.
Nisun prublema di integrità di dati hè osservatu da Ramp è verificatore PRBS per cunfigurazioni JESD chì copre tutte e carrughji fisiche, ancu ùn hè osservatu micca un cuntrollu di ridondanza ciclica (CRC) è errore di parità di cumandamentu.
Duranti certi ciculi di putenza, l'errore di deskew di a strada pò apparisce cù e cunfigurazioni di i paràmetri. Per evitari stu errore, i valori di l'offset LEMC devenu esse programati o pudete automatizà questu cù a prucedura di sweep di calibrazione. Per più infurmazione nantu à i valori legali di l'offset LEMC, riferite à RBD Tuning Mechanism in F-tile JESD204C IP User Guide.

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Meccanismu di Tuning RBD

Riassuntu
Stu rapportu mostra a validazione di l'interfaccia elettrica JESD204C Intel FPGA IP è PHY cù u dispusitivu AD9081/9082 (R2 Silicon) finu à 24.75 Gbps per ADC. A cunfigurazione cumpleta è a cunfigurazione hardware sò mostrati per furnisce a fiducia in l'interoperabilità è u rendiment di i dui dispositi.

Storia di revisione di documenti per AN 927: JESD204C Intel FPGA IP è ADI AD9081 MxFE * Rapportu di interoperabilità ADC per i dispositivi Intel Agilex F-Tile

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2022.04.25	Liberazione iniziale.

AN 876: JESD204C Intel® FPGA IP è ADI AD9081 MxFE* Rapportu di interoperabilità ADC per i dispositivi Intel® Agilex® F-Tile

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Referenze

• Manuale d'usu