JESD204C Intel FPGA IP እና ADI AD9081 MxFE ADC መስተጋብር ሪፖርት

የምርት መረጃ

በተጠቃሚ መመሪያ ውስጥ የተጠቀሰው ምርት JESD204C Intel FPGA IP ነው። ከ Intel Agilex I-Series F-Tile Demo ቦርድ እና ከ ADI AD9081-FMCA-EBZ EVM ጋር በጥምረት ጥቅም ላይ የሚውል የሃርድዌር አካል ነው። አይፒው በቅጽበት በ Duplex ሁነታ ነው ነገር ግን የተቀባዩ መንገድ ብቻ ጥቅም ላይ ይውላል። 375 ሜኸር ማገናኛ እና 375 ሜኸር የክፈፍ ሰዓት ያመነጫል። የሃርድዌር ማዋቀር ለኤዲሲ መስተጋብር ፍተሻ በስእል 1 ይታያል። አይፒው የJESD204C ኢንቴል FPGA IP መሳሪያ ሰዓት በሚያመነጨው የሰዓት ጀነሬተር SYSREF እንዲቀርብ ይፈልጋል።

የምርት አጠቃቀም መመሪያዎች

የሃርድዌር ማዋቀር
JESD204C Intel FPGA አይፒን ለመጠቀም ሃርድዌርን ለማዘጋጀት የሚከተሉትን ደረጃዎች ይከተሉ።

1. ADI AD9081-FMCA-EBZ EVMን ከኢንቴል አጊሌክስ I-ተከታታይ F-Tile Demo ቦርድ ኤፍኤምሲ+ ማገናኛ ጋር ያገናኙ።
2. የ SYSREF ሲግናል የJESD204C Intel FPGA IP መሳሪያ ሰዓትን በሚያመጣው የሰዓት ጀነሬተር መሰጠቱን ያረጋግጡ።

የስርዓት መግለጫ
የስርዓተ-ደረጃ ዲያግራም በዚህ ንድፍ ውስጥ የተለያዩ ሞጁሎች እንዴት እንደተገናኙ ያሳያል. በውስጡም Intel Agilex-I F-tile Demo Board፣ Intel Agilex F-tile Device፣ Top-Level RTL፣ Platform Designer System፣ Pattern Generator፣ Pattern Checker፣ F-Tile JESD204C Duplex IP Core፣ እና የተለያዩ ሰዓቶችን እና መገናኛዎችን ያካትታል።

የተግባቦት ዘዴ
ተቀባይ ዳታ አገናኝ ንብርብር
ይህ የሙከራ ቦታ የማመሳሰል ራስጌ አሰላለፍ (SHA) እና የተራዘመ ባለብዙ ብሎክ አሰላለፍ (EMBA) የሙከራ ጉዳዮችን ይሸፍናል። የ JESD204C Intel FPGA IP በፈተና ጊዜ ከውሂብ ማገናኛ ንብርብር መመዝገቢያዎችን ያነባል, ወደ ሎግ ይጽፋቸዋል. fileዎች፣ እና በTCL ስክሪፕቶች በኩል መመዘኛዎችን ለማለፍ ያረጋግጣቸዋል።

JESD204C Intel® FPGA IP እና ADI AD9081 MxFE* ADC Interoperability Report ለIntel® Agilex™ F-tile መሳሪያዎች

JESD204C Intel® FPGA IP ከፍተኛ ፍጥነት ያለው ነጥብ-ወደ-ነጥብ ተከታታይ በይነገጽ የአእምሮአዊ ንብረት (አይፒ) ​​ነው።
JESD204C ኢንቴል FPGA አይፒ በበርካታ የተመረጡ JESD204C የሚያከብር ከአናሎግ ወደ ዲጂታል መቀየሪያ (ADC) መሳሪያዎች በሃርድዌር ተፈትኗል።
ይህ ሪፖርት የJESD204C Intel FPGA IP ከ AD9081 Mixed Signal Front End (MxFE*) የግምገማ ሞጁል (EVM) ከአናሎግ መሳሪያዎች Inc. (ADI) ጋር ያለውን መስተጋብር ያሳያል። የሚከተሉት ክፍሎች የሃርድዌር ፍተሻ ዘዴን እና የፈተና ውጤቶችን ይገልጻሉ።

ተዛማጅ መረጃ
F-tile JESD204C Intel FPGA IP የተጠቃሚ መመሪያ

የሃርድዌር እና የሶፍትዌር መስፈርቶች
የተግባቦት ሙከራው የሚከተሉትን የሃርድዌር እና የሶፍትዌር መሳሪያዎች ይፈልጋል፡ ሃርድዌር

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) ከ12 ቮ ሃይል አስማሚ ጋር
• አናሎግ መሳሪያዎች (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ፣ Rev C)
• Skywork Si5345-D ግምገማ ቦርድ (Si5345-D-EVB)
• SMA ወንድ ወደ SMP ወንድ
• SMP ወንድ ወደ SMP ገመድ

ሶፍትዌር

• Intel Quartus® Prime Pro እትም ሶፍትዌር ስሪት 21.4
• AD9081_API ስሪት 1.1.0 ወይም አዲስ (ሊኑክስ መተግበሪያ፣ ለ AD9081 EVM ውቅር ያስፈልጋል)

ተዛማጅ መረጃ

• AD9081/AD9082 የሥርዓት ልማት ተጠቃሚ መመሪያ
• Skyworks Si5345-D የግምገማ ቦርድ የተጠቃሚ መመሪያ

የሃርድዌር ማዋቀር
JESD204C Intel FPGA IP በቅጽበት በ Duplex ሁነታ ነው ነገር ግን የመቀበያ መንገድ ብቻ ጥቅም ላይ ይውላል። ለ FCLK_MULP =1፣ WIDTH_MULP = 8፣ S = 1፣ ኮር PLL 375 MHz አገናኝ ሰዓት እና 375 ሜኸር የክፈፍ ሰዓት ያመነጫል።
የኢንቴል አጊሊክስ አይ-ተከታታይ ኤፍ-ቲል ዴሞ ቦርድ ከኤዲኤ AD9081-FMCA-EBZ EVM ከልማት ሰሌዳው የFMC+ ማገናኛ ጋር ተያይዟል። የሃርድዌር ማዋቀር ለኤዲሲ መስተጋብር ፍተሻ በሃርድዌር ማዋቀር ምስል ላይ ይታያል።- • AD9081-FMCA-EBZ EVM ከIntel Agilex I-Series F-Tile Demo ቦርድ በFMC+ ማገናኛ ኃይል ያገኛል።

• የF-tile transceiver እና JESD204C Intel FPGA IP core PLL ማጣቀሻ ሰዓቶች በSMA ወደ SMP ኬብል በሲ5345-D-EVB ይሰጣሉ። U0 ከኤስኤምፒ ገመድ ጋር የተገናኘውን CLKIN22 እየወሰደ መሆኑን ለማረጋገጥ MUX_DIP_SW1 በAgilex-I F-Tile Demo ሰሌዳ ላይ ከፍ ያድርጉት።
• Si5345-D-EVB በ AD7044 EVM በ SMP ወደ SMP ገመድ ውስጥ ላለው HMC9081 ፕሮግራም የሚሠራ የሰዓት ጀነሬተር የማመሳከሪያ ሰዓት ያቀርባል።
• የJESD204C ኢንቴል FPGA IP ኮር የአስተዳደር ሰአት በIntel Agilex I-Series F-tile Demo ቦርድ ውስጥ ባለው በሲሊኮን ላብስ ሲ5332 ፕሮግራም ሊሰራ የሚችል የሰዓት ጀነሬተር ነው።
• HMC7044 ፕሮግራም የሚሠራው የሰዓት ጀነሬተር AD9081 የመሣሪያ ማመሳከሪያ ሰዓትን ይሰጣል። በ AD9081 መሳሪያ ውስጥ ያለው በደረጃ የተቆለፈ ዑደት (PLL) የሚፈለገውን ADC ዎች ያመነጫል።ampየሊንግ ሰዓት ከመሳሪያው የማጣቀሻ ሰዓት.
• ለንዑስ ክፍል 1፣ HMC7044 የሰዓት ጀነሬተር ለ AD9081 መሳሪያ እና ለJESD204C Intel FPGA IP በFMC+ ማገናኛ የSYSREF ምልክት ያመነጫል።

አይtሠ፡ ኢንቴል የJESD204C ኢንቴል FPGA IP መሳሪያ ሰዓት በሚያመነጨው የሰዓት ጀነሬተር SYSREF እንዲቀርብ ይመክራል።

የስርዓት መግለጫ

የሚከተለው የስርዓተ-ደረጃ ንድፍ በዚህ ንድፍ ውስጥ የተለያዩ ሞጁሎች እንዴት እንደተገናኙ ያሳያል.

ምስል 2. የስርዓት ንድፍ

ማስታወሻዎች:

1. M የመቀየሪያዎቹ ብዛት ነው።
2. ኤስ የሚተላለፉት ቁጥር ነው።amples በአንድ መቀየሪያ በፍሬም.
3. WIDTH_MULP በመተግበሪያው ንብርብር እና በማጓጓዣ ንብርብር መካከል ያለው የውሂብ ስፋት ብዜት ነው።
4. N በአንድ መቀየሪያ የመቀየሪያ ቢት ብዛት ነው።
5. CS በአንድ ልወጣ s የቁጥጥር ቢት ብዛት ነው።ampሌስ.

በዚህ ቅንብር፣ ለ example L = 8, M = 4, እና F = 1, የመተላለፊያ መስመሮች የውሂብ መጠን 24.75 Gbps ነው.
Si5332 OUT1 100 MHz ሰዓት ወደ mgmt_clk ያመነጫል። Si5345-D-EVB ሁለት የሰዓት ድግግሞሾችን ያመነጫል፣ 375 ሜኸ እና 100 ሜኸ። 375 ሜኸር በJ19 SMA ወደብ በኩል በ Intel Agilex I-Series F-tile Demo ቦርድ ውስጥ ለተከተተው multiplexer ይቀርባል። የተከተተው multiplexer የውጤት ሰዓት F-tile transceiver ማጣቀሻ ሰዓት (refclk_xcvr) እና JESD204C Intel FPGA IP core PLL ማጣቀሻ ሰዓት (refclk_core)። 100 ሜኸር ከ Si5345-D-EVB በ AD7044 EVM ውስጥ እንደ የሰዓት ግብዓት ካለው HMC9081 ፕሮግራም ሊሰራ የሚችል የሰዓት ጀነሬተር ጋር ተገናኝቷል
(EXT_HMCREF)።

HCM7044 ወቅታዊ የSYSREF ሲግናል 11.71875 ሜኸ በFMC አያያዥ በኩል ያመነጫል።
JESD204C Intel FPGA IP በቅጽበት በ Duplex ሁነታ ነው ነገር ግን የመቀበያ መንገድ ብቻ ጥቅም ላይ ይውላል።

የተግባቦት ዘዴ
የሚከተለው ክፍል የፈተናውን ዓላማዎች, ሂደቶችን እና የማለፊያ መስፈርቶችን ይገልጻል. ፈተናው የሚከተሉትን ቦታዎች ይሸፍናል.

• የተቀባይ ውሂብ አገናኝ ንብርብር
• ተቀባዩ የማጓጓዣ ንብርብር

ተቀባይ ዳታ አገናኝ ንብርብር
ይህ የሙከራ ቦታ የማመሳሰል ራስጌ አሰላለፍ (SHA) እና የተራዘመ ባለብዙ ብሎክ አሰላለፍ (EMBA) የሙከራ ጉዳዮችን ይሸፍናል።
በአገናኝ ጅምር ላይ፣ ተቀባዩ ዳግም ከተጀመረ በኋላ፣ JESD204C Intel FPGA IP በመሳሪያው የሚተላለፈውን የማመሳሰል ራስጌ ዥረት መፈለግ ይጀምራል። የሚከተሉት የዳታ አገናኝ ንብርብር መዝገቦች በፈተና ጊዜ ይነበባሉ ፣ ወደ ሎግ ይፃፉ files, እና መስፈርቶችን በTCL ስክሪፕቶች ለማለፍ የተረጋገጠ።

ተዛማጅ መረጃ
F-tile JESD204C Intel FPGA IP የተጠቃሚ መመሪያ

ራስጌ አሰላለፍ (SHA) አመሳስል
ሠንጠረዥ 1. የማመሳሰል ራስጌ አሰላለፍ የሙከራ ጉዳዮች

የሙከራ ጉዳይ	ዓላማ	መግለጫ	የማለፊያ መስፈርቶች
SHA.1	የዳግም ማስጀመሪያው ቅደም ተከተል ከተጠናቀቀ በኋላ የማመሳሰል ራስጌ መቆለፊያ መረጋገጡን ያረጋግጡ።	የሚከተሉት ምልክቶች ከመመዝገቢያዎች ይነበባሉ፡- CDR_Lock የሚነበበው ከ rx_status3 (0x8C) መዝገብ ነው። SH_Locked ከ rx_status4 (0x90) መመዝገቢያ ተነቧል። jrx_sh_err_status የሚነበበው ከ rx_err_status (0x60) መዝገብ ነው።	CDR_Lock እና SH_LOCK ከመስመሮች ብዛት ጋር በሚዛመድ ከፍተኛ መረጋገጥ አለባቸው። jrx_sh_err_ሁኔታ መሆን አለበት።  በ jrx_sh_err_status ውስጥ ያሉት የቢት መስኮች sh_unlock_err፣ rx_gb_overflow_err፣ rx_gb_underflow_err፣ ልክ ያልሆነ_sync_header፣ src_rx_alarm፣ syspll_lock_err እና cdr_locked_errን ይፈትሻል።
SHA.2	የማመሳሰል ራስጌ መቆለፊያ ሁኔታ ከተመሳሰለ በኋላ (ወይም በተራዘመ ባለብዙ-ብሎክ አሰላለፍ ደረጃ) እና የተረጋጋ ሁኔታን ያረጋግጡ።	invalid_sync_header ለማመሳሰል የራስጌ ቁልፍ ሁኔታ ከመመዝገቢያ (0x60[8]) ይነበባል።	ልክ ያልሆነ_sync_header ሁኔታ 0 መሆን አለበት።

የተራዘመ ባለብዙ እገዳ አሰላለፍ (EMBA)

ሠንጠረዥ 2. የተራዘመ ባለብዙ እገዳ አሰላለፍ የሙከራ ጉዳዮች

የሙከራ ጉዳይ		ዓላማ		መግለጫ		የማለፊያ መስፈርቶች
EMBA.1		የተራዘመ ባለብዙ ብሎክ መቆለፊያ የማመሳሰል ራስጌ መቆለፊያ ከተረጋገጠ በኋላ ብቻ መሆኑን ያረጋግጡ።		የሚከተሉት ምልክቶች በመመዝገቢያ በኩል ይነበባሉ፡-		የEMB_Locked_1 እሴት ከእያንዳንዱ መስመር 1 ጋር እኩል መሆን አለበት። EMB_Lock_err 0 መሆን አለበት።
	የሙከራ ጉዳይ		ዓላማ		መግለጫ		የማለፊያ መስፈርቶች
					EMB_Locked_1 የሚነበበው ከrx_status5 (0x94) መዝገብ ነው። EMB_Lock_err የሚነበበው ከrx_err_status (0x60[19]) መዝገብ ነው።
	EMBA.2		የተራዘመ ባለብዙ ብሎክ መቆለፊያ ሁኔታ የተረጋጋ መሆኑን ያረጋግጡ (ከተራዘመ ባለብዙ ብሎክ መቆለፊያ በኋላ ወይም ላስቲክ ቋት እስኪለቀቅ ድረስ) ልክ ያልሆነ ባለብዙ ብሎክ።		invalid_eomb_eoemb የተነበበው ከrx_err_status (0x60[10:9]) መዝገብ ነው።		ልክ ያልሆነ_eomb_eoemb "00" መሆን አለበት።
	EMBA.3		የሌይን አሰላለፍ ያረጋግጡ።		የሚከተሉት እሴቶች ከመዝገቦች ይነበባሉ፡- elastic_buf_over_flow የሚነበበው ከrx_err_status (0x60[20]) መዝገብ ነው። elastic_buf_full ከ rx_status6 (0x98) መዝገብ ተነቧል።		የላስቲክ_buf_ከላይ_ፍሰት 0 መሆን አለበት። የላስቲክ_ቡፍ_ሙሉ ዋጋ ከእያንዳንዱ መስመር 1 ጋር እኩል መሆን አለበት።

የተቀባይ ትራንስፖርት ንብርብር (ቲኤል)
የክፍያ ጭነት ዳታ ዥረት በተቀባዩ (RX) JESD204C ኢንቴል FPGA አይ ፒ እና የትራንስፖርት ንብርብር በኩል ያለውን የውሂብ ታማኝነት ለማረጋገጥ ኤዲሲው ወደ r ተዋቅሯል።amp/ PRBS የሙከራ ንድፍ. ኤዲሲው እንዲሁ በJESD204C Intel FPGA አይፒ ውስጥ ከተቀመጠው ተመሳሳይ ውቅር ጋር እንዲሰራ ተዋቅሯል። የ ramp/ PRBS አራሚ በ FPGA ጨርቅ ውስጥ r ን ይፈትሻልamp/ PRBS የውሂብ ታማኝነት ለአንድ ደቂቃ። የ RX JESD204C Intel FPGA IP መመዝገቢያ rx_err ያለማቋረጥ ለዜሮ እሴት ለአንድ ደቂቃ ይጣራል።
ከዚህ በታች ያለው ምስል የውሂብን ትክክለኛነት ለማረጋገጥ የፅንሰ-ሃሳባዊ ሙከራ ማዋቀርን ያሳያል።

ምስል 3. R በመጠቀም የውሂብ ትክክለኛነት ማረጋገጥamp/ PRBS15 አረጋጋጭ

ሠንጠረዥ 3. የማጓጓዣ ንብርብር ሙከራ መያዣዎች

የሙከራ ጉዳይ	ዓላማ	መግለጫ	የማለፊያ መስፈርቶች
TL.1	r በመጠቀም የውሂብ ቻናሉን የማጓጓዣ ንብርብር ካርታ ይመልከቱamp የሙከራ ንድፍ.	የውሂብ_ሁነታ ወደ አር ተቀናብሯል።amp_ሁነታ የሚከተሉት ምልክቶች በመመዝገቢያ በኩል ይነበባሉ፡- crc_err የተነበበው ከrx_err_status (0x60[14]) ነው።  jrx_patchk_ዳታ_ስህተት ከ tst_err0 መዝገብ ተነቧል።	crc_err ለማለፍ ዝቅተኛ መሆን አለበት። jrx_patchk_የውሂብ_ስህተት ዝቅተኛ መሆን አለበት።
TL.2	የ PRBS15 የሙከራ ስርዓተ-ጥለትን በመጠቀም የውሂብ ቻናሉን የማጓጓዣ ንብርብር ካርታ ይመልከቱ።	የውሂብ_ሁነታ ወደ prbs_mode ተቀናብሯል። የሚከተሉት እሴቶች ከመዝገቦች ይነበባሉ፡- crc_err የተነበበው ከrx_err_status (0x60[14]) ነው። jrx_patchk_ዳታ_ስህተት ከ tst_err0 መዝገብ ተነቧል።	crc_err ለማለፍ ዝቅተኛ መሆን አለበት። jrx_patchk_የውሂብ_ስህተት ዝቅተኛ መሆን አለበት።

JESD204C Intel FPGA IP እና ADC ውቅሮች
በዚህ የሃርድዌር ፍተሻ ውስጥ ያሉት የJESD204C Intel FPGA IP መለኪያዎች (L፣ M እና F) በ AD9081 መሳሪያ የተደገፉ ናቸው። ተሻጋሪው የውሂብ መጠን፣ ኤስampሊንግ ሰዓት፣ እና ሌሎች የJESD204C መለኪያዎች ከ AD908D1 የስራ ሁኔታ ጋር ያከብራሉ።
የሃርድዌር ፍተሻ ሙከራ JESD204C Intel FPGA IP ከሚከተለው የመለኪያ ውቅር ጋር ይተገበራል።

ለሁሉም ውቅሮች ሁለንተናዊ ቅንብር፡-

• ኢ = 1
• CF = 0
• CS = 0
• ንዑስ ክፍል = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• የFPGA አስተዳደር ሰዓት (ሜኸ) = 100

የፈተና ውጤቶች
የሚከተለው ሰንጠረዥ ሊሆኑ የሚችሉ ውጤቶችን እና ፍቺያቸውን ይዟል.

ሠንጠረዥ 4. የውጤቶች ፍቺ

ውጤት	ፍቺ
ማለፍ	በሙከራ ላይ ያለው መሳሪያ (DUT) የሚስማማ ባህሪን ሲያሳይ ተስተውሏል።
አስተያየቶች ጋር PASS	DUT የሚስማማ ባህሪን ሲያሳይ ተስተውሏል። ሆኖም ስለ ሁኔታው ​​ተጨማሪ ማብራሪያ ተካትቷል (ለምሳሌample: በጊዜ ገደቦች ምክንያት, የፈተናው የተወሰነ ክፍል ብቻ ነው የተከናወነው).

ውጤት	ፍቺ
አልተሳካም።	DUT የማይስማማ ባህሪን ሲያሳይ ተስተውሏል።
ማስጠንቀቂያ	DUT የማይመከር ባህሪን ሲያሳይ ተስተውሏል።
አስተያየቶችን ተመልከት	ከአስተያየቶቹ፣ ትክክለኛ ማለፊያ ወይም ውድቀት ሊታወቅ አልቻለም። ስለ ሁኔታው ​​ተጨማሪ ማብራሪያ ተካትቷል.

የሚከተለው ሠንጠረዥ ለሙከራ ጉዳዮች SHA.1፣ SHA.2፣ EMBA.1፣ EMBA.2፣ EMBA.3፣ TL.1 እና TL.2 ከየየራሳቸው የL፣ M፣ F፣ የውሂብ መጠን፣ ኤስampየሊንግ ሰዓት፣ የአገናኝ ሰዓት እና የSYSREF ድግግሞሾች።

ሠንጠረዥ 5. የፈተና ጉዳዮች ውጤት SHA.1፣ SHA.2፣ EMBA.1፣ EMBA.2፣ EMBA.3፣ TL.1 እና TL.2

አይ።	L	M	F	S	HD	E	N	NP	ኤ.ዲ.ሲ Sampሊንግ ሰዓት (ሜኸ)	የ FPGA መሣሪያ ሰዓት (ሜኸ)	FPGA የክፈፍ ሰዓት (ሜኸ)	FPGA የአገናኝ ሰዓት (ሜኸ)	የሌይን ፍጥነት (ጂቢበሰ)	ውጤት
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	ማለፍ

የሙከራ ውጤቶች አስተያየቶች
በእያንዳንዱ የፈተና አጋጣሚ፣ RX JESD204C Intel FPGA IP የማመሳሰል ራስጌ አሰላለፍን፣ የተራዘመ ባለብዙ ብሎክ አሰላለፍ እና እስከ የተጠቃሚ ውሂብ ደረጃ ድረስ በተሳካ ሁኔታ ይመሰረታል።
ምንም የውሂብ ታማኝነት ችግር በአርamp እና የ JESD አወቃቀሮች የ PRBS አራሚ ሁሉንም አካላዊ መስመሮችን የሚሸፍኑ፣ እንዲሁም ምንም ሳይክሊክ የመድገም ፍተሻ (CRC) እና የትዕዛዝ እኩልነት ስህተት አይታይም።
በተወሰኑ የኃይል ዑደቶች ውስጥ፣ የሌይን ዴስኬው ስህተት ከመለኪያ ውቅሮች ጋር ሊታይ ይችላል። ይህንን ስህተት ለማስወገድ የLEMC ማካካሻ ዋጋዎች ፕሮግራም መደረግ አለባቸው ወይም ይህንን በካሊብሬሽን ማጽዳት ሂደት በራስ-ሰር ማድረግ ይችላሉ። ስለ LEMC ማካካሻ ህጋዊ ዋጋዎች ለበለጠ መረጃ፣ RBD Tuning Mechanism በF-tile JESD204C IP የተጠቃሚ መመሪያ ውስጥ ይመልከቱ።

ተዛማጅ መረጃ
RBD Tuning Mechanism

ማጠቃለያ
ይህ ሪፖርት የ JESD204C Intel FPGA IP እና PHY ኤሌክትሪክ በይነገጽ ከ AD9081/9082 (R2 Silicon) መሳሪያ ጋር እስከ 24.75 Gbps ለኤ.ዲ.ሲ ማረጋገጥን ያሳያል። የተሟላው ውቅረት እና የሃርድዌር ማዋቀር በሁለቱ መሳሪያዎች መስተጋብር እና አፈፃፀም ላይ እምነትን ለመስጠት ይታያል።

የሰነድ ክለሳ ታሪክ ለኤኤን 927፡ JESD204C Intel FPGA IP እና ADI AD9081 MxFE* ADC Interoperability Report ለIntel Agilex F-Tile መሳሪያዎች

የሰነድ ሥሪት	ለውጦች
2022.04.25	የመጀመሪያ ልቀት

AN 876፡ JESD204C Intel® FPGA IP እና ADI AD9081 MxFE* ADC Interoperability Report ለ Intel® Agilex® F-Tile መሳሪያዎች

ሰነዶች / መርጃዎች

intel JESD204C Intel FPGA IP እና ADI AD9081 MxFE ADC የተግባቦት ሪፖርት [pdf] የተጠቃሚ መመሪያ JESD204C Intel FPGA IP እና ADI AD9081 MxFE ADC መስተጋብር ሪፖርት፣ JESD204C፣ Intel FPGA IP እና ADI AD9081 MxFE ADC Interoperability Report

ዋቢዎች

• የተጠቃሚ መመሪያ