JESD204C Intel FPGA IP og ADI AD9081 MxFE ADC interoperabilitetsrapport

Produktinformasjon

Produktet det refereres til i brukerhåndboken er JESD204C Intel FPGA IP. Det er en maskinvarekomponent som brukes sammen med Intel Agilex I-Series F-Tile Demo Board og ADI AD9081-FMCA-EBZ EVM. IP-en instansieres i dupleksmodus, men bare mottakerbanen brukes. Den genererer en koblingsklokke på 375 MHz og en rammeklokke på 375 MHz. Maskinvareoppsettet for ADC-interoperabilitetstesten er vist i figur 1. IP-en krever at SYSREF leveres av klokkegeneratoren som henter JESD204C Intel FPGA IP-enhetsklokken.

Produktbruksinstruksjoner

Maskinvareoppsett
Følg disse trinnene for å konfigurere maskinvaren for bruk av JESD204C Intel FPGA IP:

1. Koble ADI AD9081-FMCA-EBZ EVM til FMC+-kontakten på Intel Agilex I-Series F-Tile Demo Board.
2. Sørg for at SYSREF-signalet leveres av klokkegeneratoren som kilden JESD204C Intel FPGA IP-enhetsklokke.

Systembeskrivelse
Systemnivådiagrammet viser hvordan ulike moduler er koblet sammen i dette designet. Den inkluderer Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, og forskjellige klokker og grensesnitt.

Interoperabilitetsmetodikk
Mottaker Data Link Layer
Dette testområdet dekker testtilfellene for sync header alignment (SHA) og utvidet multiblock alignment (EMBA). JESD204C Intel FPGA IP leser registre fra datalinklaget under testen, skriver dem inn i loggen files, og verifiserer dem for å sende kriterier gjennom TCL-skript.

JESD204C Intel® FPGA IP og ADI AD9081 MxFE* ADC interoperabilitetsrapport for Intel® Agilex™ F-tile-enheter

JESD204C Intel® FPGA IP er en høyhastighets punkt-til-punkt seriell grensesnitt intellektuell eiendom (IP).
JESD204C Intel FPGA IP har blitt maskinvaretestet med flere utvalgte JESD204C-kompatible analog-til-digital omformer (ADC) enheter.
Denne rapporten fremhever interoperabiliteten til JESD204C Intel FPGA IP med AD9081 Mixed Signal Front End (MxFE*) evalueringsmodul (EVM) fra Analog Devices Inc. (ADI). De følgende delene beskriver metoden for utsjekking av maskinvare og testresultater.

Relatert informasjon
F-tile JESD204C Intel FPGA IP brukerveiledning

Krav til maskinvare og programvare
Interoperabilitetstesten krever følgende maskinvare- og programvareverktøy: Maskinvare

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) med 12V strømadapter
• Analoge enheter (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D Evaluation Board (Si5345-D-EVB)
• SMA hann til SMP hann
• SMP hann til SMP kabel

Programvare

• Intel Quartus® Prime Pro Edition programvareversjon 21.4
• AD9081_API versjon 1.1.0 eller nyere (Linux-applikasjon, nødvendig for AD9081 EVM-konfigurasjon)

Relatert informasjon

• AD9081/AD9082 brukerveiledning for systemutvikling
• Skyworks Si5345-D Evaluation Board brukerveiledning

Maskinvareoppsett
JESD204C Intel FPGA IP er instansiert i dupleksmodus, men bare mottakerbanen brukes. For FCLK_MULP =1, WIDTH_MULP = 8, S = 1, genererer kjerne-PLL en 375 MHz linkklokke og en 375 MHz rammeklokke.
Et Intel Agilex I-Series F-Tile Demo Board brukes med ADI AD9081-FMCA-EBZ EVM koblet til FMC+-kontakten på utviklingskortet. Maskinvareoppsettet for ADC-interoperabilitetstesten er vist i maskinvareoppsettfiguren.- • AD9081-FMCA-EBZ EVM henter strøm fra Intel Agilex I-Series F-Tile Demo Board gjennom FMC+-kontakt.

• F-tile-transceiveren og JESD204C Intel FPGA IP-kjerne PLL-referanseklokker leveres av Si5345-D-EVB gjennom SMA til SMP-kabel. Sett MUX_DIP_SW0 til høy på Agilex-I F-Tile Demo Board for å sikre at U22 tar CLKIN1 som er koblet til SMP-kabelen.
• Si5345-D-EVB gir en referanseklokke til den programmerbare klokkegeneratoren HMC7044 som finnes i AD9081 EVM gjennom SMP til SMP-kabelen.
• Administrasjonsklokken for JESD204C Intel FPGA IP-kjerne er levert av Silicon Labs Si5332 programmerbar klokkegenerator som finnes i Intel Agilex I-Series F-tile Demo Board.
• Den programmerbare klokkegeneratoren HMC7044 gir AD9081-enhetsreferanseklokken. Den faselåste sløyfen (PLL) som finnes i AD9081-enheten genererer de ønskede ADC-eneampling-klokke fra enhetens referanseklokke.
• For underklasse 1 genererer HMC7044-klokkegeneratoren SYSREF-signalet for AD9081-enheten og for JESD204C Intel FPGA IP gjennom FMC+-kontakten.

Ingente: Intel anbefaler at SYSREF leveres av klokkegeneratoren som henter JESD204C Intel FPGA IP-enhetsklokken.

Systembeskrivelse

Følgende systemnivådiagram viser hvordan de forskjellige modulene er koblet sammen i dette designet.

Figur 2. Systemdiagram

Notater:

1. M er antall omformere.
2. S er antallet overførte samples per omformer per ramme.
3. WIDTH_MULP er databreddemultiplikatoren mellom applikasjonslaget og transportlaget.
4. N er antall konverteringsbiter per omformer.
5. CS er antall kontrollbiter per konverteringssamples.

I dette oppsettet, f.eksample L = 8, M = 4 og F = 1, er datahastigheten for sender/mottakerbaner 24.75 Gbps.
Si5332 OUT1 genererer 100 MHz klokke til mgmt_clk. Si5345-D-EVB genererer to klokkefrekvenser, 375 MHz og 100 MHz. 375 MHz leveres til den innebygde multiplekseren i Intel Agilex I-Series F-tile Demo Board gjennom J19 SMA-porten. Utgangsklokken til den innebygde multiplekseren driver F-tile transceiver-referanseklokken (refclk_xcvr) og JESD204C Intel FPGA IP-kjerne PLL-referanseklokke (refclk_core). 100 MHz fra Si5345-D-EVB er koblet til den programmerbare klokkegeneratoren HMC7044 som finnes i AD9081 EVM som klokkeinngang
(EXT_HMCREF).

HCM7044 genererer et periodisk SYSREF-signal på 11.71875 MHz gjennom FMC-kontakten.
JESD204C Intel FPGA IP er instansiert i dupleksmodus, men bare mottakerbanen brukes.

Interoperabilitetsmetodikk
Den følgende delen beskriver testmålene, prosedyren og beståttkriteriene. Testen dekker følgende områder:

• Datalinklag for mottaker
• Mottaker transportlag

Mottaker Data Link Layer
Dette testområdet dekker testtilfellene for sync header alignment (SHA) og utvidet multiblock alignment (EMBA).
Ved oppstart av koblingen, etter tilbakestilling av mottakeren, begynner JESD204C Intel FPGA IP å lete etter synkroniseringshodestrømmen som overføres av enheten. Følgende registre fra datalinklag leses under testen, skrevet inn i loggen files, og verifisert for å sende kriterier gjennom TCL-skript.

Relatert informasjon
F-tile JESD204C Intel FPGA IP brukerveiledning

Synkroniseringshodejustering (SHA)
Tabell 1. Testtilfeller for synkronisering av topptekstjustering

Test Case	Objektiv	Beskrivelse	Bestått kriterier
SHA.1	Kontroller om Sync Header Lock er aktivert etter at tilbakestillingssekvensen er fullført.	Følgende signaler leses fra registre: CDR_Lock leses fra rx_status3 (0x8C) registeret. SH_Locked leses fra rx_status4 (0x90) register. jrx_sh_err_status leses fra rx_err_status (0x60) registeret.	CDR_Lock og SH_LOCK bør hevdes til høye tilsvarende antall baner. jrx_sh_err_status skal være  Bitfeltene i jrx_sh_err_status sjekker for sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err og cdr_locked_err.
SHA.2	Kontroller status for synkroniseringshodelås etter at synkroniseringshodelås er oppnådd (eller under den utvidede multiblokkjusteringsfasen) og stabil.	invalid_sync_header leses for Sync Header-låsstatus fra registeret (0x60[8]).	invalid_sync_header-status skal være 0.

Extended Multiblock Alignment (EMBA)

Tabell 2. Testtilfeller for utvidet multiblokkjustering

Test Case		Objektiv		Beskrivelse		Bestått kriterier
EMBA.1		Sjekk om den utvidede multiblokklåsen er hevdet først etter påstanden om Sync Header Lock.		Følgende signaler leses gjennom registre:		EMB_Locked_1-verdien skal være lik 1 som tilsvarer hver bane. EMB_Lock_err skal være 0.
	Test Case		Objektiv		Beskrivelse		Bestått kriterier
					EMB_Locked_1 leses fra rx_status5 (0x94) registeret. EMB_Lock_err leses fra rx_err_status (0x60[19]) registeret.
	EMBA.2		Sjekk om statusen for utvidet multiblokklås er stabil (etter utvidet multiblokklås eller til den elastiske bufferen er frigjort) sammen med ingen ugyldig multiblokk.		invalid_eomb_eoemb leses fra rx_err_status (0x60[10:9]) registeret.		invalid_eomb_eoemb skal være "00".
	EMBA.3		Sjekk kjørefeltinnrettingen.		Følgende verdier leses fra registre: elastic_buf_over_flow leses fra rx_err_status (0x60[20]) registeret. elastic_buf_full leses fra rx_status6 (0x98) registeret.		elastic_buf_over_flow skal være 0. Verdien for elastic_buf_full skal være lik 1 som tilsvarer hver bane.

Mottakertransportlag (TL)
For å sjekke dataintegriteten til nyttelastdatastrømmen gjennom mottakeren (RX) JESD204C Intel FPGA IP og transportlag, er ADC konfigurert til å ramp/PRBS testmønster. ADC er også satt til å fungere med samme konfigurasjon som angitt i JESD204C Intel FPGA IP. Den ramp/PRBS-kontrolleren i FPGA-stoffet sjekker ramp/PRBS-dataintegritet i ett minutt. RX JESD204C Intel FPGA IP-registeret rx_err polles kontinuerlig for nullverdi i ett minutt.
Figuren nedenfor viser det konseptuelle testoppsettet for kontroll av dataintegritet.

Figur 3. Kontroll av dataintegritet ved hjelp av Ramp/PRBS15 Checker

Tabell 3. Testtilfeller for transportlag

Test Case	Objektiv	Beskrivelse	Bestått kriterier
TL.1	Sjekk transportlagskartleggingen av datakanalen ved å bruke ramp testmønster.	Data_mode er satt til Ramp_modus. Følgende signaler leses gjennom registre: crc_err leses fra rx_err_status (0x60[14]).  jrx_patchk_data_error leses fra tst_err0 registeret.	crc_err bør være lav for å bestå. jrx_patchk_data_error skal være lav.
TL.2	Sjekk transportlagskartleggingen av datakanalen ved å bruke PRBS15-testmønsteret.	Data_mode er satt til prbs_mode. Følgende verdier leses fra registre: crc_err leses fra rx_err_status (0x60[14]). jrx_patchk_data_error leses fra tst_err0 registeret.	crc_err bør være lav for å bestå. jrx_patchk_data_error skal være lav.

JESD204C Intel FPGA IP- og ADC-konfigurasjoner
JESD204C Intel FPGA IP-parametrene (L, M og F) i denne maskinvarekassen støttes av AD9081-enheten. Transceiverens datahastighet, sampling-klokke og andre JESD204C-parametere samsvarer med AD908D1-driftsforholdene.
Utsjekkingstesten for maskinvare implementerer JESD204C Intel FPGA IP med følgende parameterkonfigurasjon.

Global innstilling for all konfigurasjon:

• E = 1
• CF = 0
• CS = 0
• Underklasse = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA Management Clock (MHz) = 100

Testresultater
Tabellen nedenfor inneholder de mulige resultatene og deres definisjon.

Tabell 4. Resultatdefinisjon

Resultat	Definisjon
PASS	Enheten under test (DUT) ble observert å vise samsvarende oppførsel.
PASS med kommentarer	DUT ble observert å vise konform oppførsel. En ekstra forklaring av situasjonen er imidlertid inkludert (fample: På grunn av tidsbegrensninger ble bare en del av testen utført).

Resultat	Definisjon
FAIL	DUT ble observert å vise ikke-konform oppførsel.
Advarsel	DUT ble observert å vise atferd som ikke er anbefalt.
Se kommentarer	Ut fra observasjonene kunne ikke gyldig bestått eller ikke fastslås. En tilleggsforklaring av situasjonen er inkludert.

Følgende tabell viser resultatene for testtilfellene SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 og TL.2 med respektive verdier for L, M, F, datahastighet, sampling-klokke, link-klokke og SYSREF-frekvenser.

Tabell 5. Resultat for testtilfeller SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 og TL.2

Ingen.	L	M	F	S	HD	E	N	NP	ADC Sampling klokke (MHz)	FPGA-enhetsklokke (MHz)	FPGA Bildeklokke (MHz)	FPGA Link-klokke (MHz)	Filhastighet (Gbps)	Resultat
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Pass

Testresultatkommentarer
I hvert testtilfelle etablerer RX JESD204C Intel FPGA IP vellykket synkroniseringshodejustering, utvidet multiblokkjustering og frem til brukerdatafasen.
Ingen dataintegritetsproblemer er observert av Ramp og PRBS-sjekker for JESD-konfigurasjoner som dekker alle fysiske baner, heller ingen syklisk redundanssjekk (CRC) og kommandoparitetsfeil er observert.
I løpet av visse strømsykluser kan det oppstå feil ved forskyvning av kjørefelt med parameterkonfigurasjonene. For å unngå denne feilen, bør LEMC offset-verdiene programmeres, eller du kan automatisere dette med kalibreringssveip-prosedyren. For mer informasjon om de juridiske verdiene for LEMC offset, se RBD Tuning Mechanism i F-tile JESD204C IP User Guide.

Relatert informasjon
RBD-innstillingsmekanisme

Sammendrag
Denne rapporten viser validering av JESD204C Intel FPGA IP og PHY elektriske grensesnitt med AD9081/9082 (R2 Silicon) enheten opptil 24.75 Gbps for ADC. Den komplette konfigurasjonen og maskinvareoppsettet er vist for å gi tillit til interoperabiliteten og ytelsen til de to enhetene.

Dokumentrevisjonshistorikk for AN 927: JESD204C Intel FPGA IP og ADI AD9081 MxFE* ADC interoperabilitetsrapport for Intel Agilex F-Tile-enheter

Dokumentversjon	Endringer
2022.04.25	Første utgivelse.

AN 876: JESD204C Intel® FPGA IP og ADI AD9081 MxFE* ADC interoperabilitetsrapport for Intel® Agilex® F-Tile-enheter

Dokumenter / Ressurser

intel JESD204C Intel FPGA IP og ADI AD9081 MxFE ADC interoperabilitetsrapport [pdfBrukerhåndbok JESD204C Intel FPGA IP og ADI AD9081 MxFE ADC interoperabilitetsrapport, JESD204C, Intel FPGA IP og ADI AD9081 MxFE ADC interoperabilitetsrapport

Referanser

• Brukerhåndbok