Raport interoperacyjności JESD204C Intel FPGA IP i ADI AD9081 MxFE ADC

Informacje o produkcie

Produktem, o którym mowa w instrukcji obsługi, jest JESD204C Intel FPGA IP. Jest to komponent sprzętowy używany w połączeniu z płytką demonstracyjną F-Tile Intel Agilex serii I i modułem EVM ADI AD9081-FMCA-EBZ. Adres IP jest tworzony w trybie Duplex, ale wykorzystywana jest tylko ścieżka odbiornika. Generuje zegar łącza 375 MHz i zegar ramki 375 MHz. Konfigurację sprzętową do testu interoperacyjności ADC pokazano na rysunku 1. Adres IP wymaga zapewnienia SYSREF przez generator zegara, który dostarcza zegar urządzenia IP JESD204C Intel FPGA.

Instrukcje użytkowania produktu

Konfiguracja sprzętu
Aby skonfigurować sprzęt do korzystania z protokołu IP Intel FPGA JESD204C, wykonaj następujące kroki:

1. Podłącz moduł EVM ADI AD9081-FMCA-EBZ do złącza FMC+ płyty demonstracyjnej Intel Agilex I-Series F-Tile.
2. Upewnij się, że sygnał SYSREF jest dostarczany przez generator zegara, który zasila zegar urządzenia IP JESD204C Intel FPGA.

Opis systemu
Diagram na poziomie systemu pokazuje, jak różne moduły są połączone w tym projekcie. Zawiera płytkę demonstracyjną Intel Agilex-I F-tile, urządzenie Intel Agilex F-tile, najwyższy poziom RTL, system projektanta platformy, generator wzorców, moduł sprawdzania wzorców, F-Tile JESD204C Duplex IP Core oraz różne zegary i interfejsy.

Metodologia interoperacyjności
Warstwa łącza danych odbiornika
Ten obszar testowy obejmuje przypadki testowe dotyczące wyrównania nagłówka synchronizacji (SHA) i rozszerzonego wyrównania wieloblokowego (EMBA). Układ IP JESD204C Intel FPGA podczas testu odczytuje rejestry z warstwy łącza danych, zapisuje je do logu files i weryfikuje je pod kątem przekazywania kryteriów przez skrypty TCL.

JESD204C Raport dotyczący interoperacyjności Intel® FPGA IP i ADI AD9081 MxFE* ADC dla urządzeń Intel® Agilex™ F-tile

JESD204C Intel® FPGA IP to własność intelektualna (IP) szybkiego interfejsu szeregowego typu punkt-punkt.
Moduł JESD204C Intel FPGA IP został przetestowany sprzętowo z kilkoma wybranymi urządzeniami przetwornika analogowo-cyfrowego (ADC) zgodnymi z JESD204C.
W tym raporcie podkreślono interoperacyjność modułu ewaluacyjnego JESD204C Intel FPGA IP z modułem ewaluacyjnym (EVM) AD9081 Mixed Signal Front End (MxFE*) firmy Analog Devices Inc. (ADI). W poniższych sekcjach opisano metodologię sprawdzania sprzętu i wyniki testów.

Informacje powiązane
Podręcznik użytkownika F-tile JESD204C Intel FPGA IP

Wymagania sprzętowe i programowe
Test interoperacyjności wymaga następującego sprzętu i narzędzi programowych: Sprzęt

• Płyta demonstracyjna Intel Agilex™ serii I F-tile (AGIB027R29A1E2VR0) z zasilaczem 12 V
• Urządzenia analogowe (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, wersja C)
• Płytka ewaluacyjna Skywork Si5345-D (Si5345-D-EVB)
• SMA męski na SMP męski
• Kabel SMP męski na SMP

Oprogramowanie

• Oprogramowanie Intel Quartus® Prime Pro Edition w wersji 21.4
• AD9081_API wersja 1.1.0 lub nowsza (aplikacja Linux, wymagana do konfiguracji AD9081 EVM)

Informacje powiązane

• Podręcznik użytkownika projektowania systemu AD9081/AD9082
• Podręcznik użytkownika płytki ewaluacyjnej Skyworks Si5345-D

Konfiguracja sprzętu
JESD204C Intel FPGA IP jest tworzony w trybie dupleksu, ale używana jest tylko ścieżka odbiornika. Dla FCLK_MULP = 1, WIDTH_MULP = 8, S = 1, rdzeń PLL generuje zegar łącza 375 MHz i zegar ramki 375 MHz.
Płytka demonstracyjna Intel Agilex I-Series F-Tile jest używana z ADI AD9081-FMCA-EBZ EVM podłączoną do złącza FMC+ płyty rozwojowej. Konfiguracja sprzętu do testu interoperacyjności ADC jest pokazana na rysunku konfiguracji sprzętu.- • AD9081-FMCA-EBZ EVM czerpie energię z płyty demonstracyjnej F-Tile Intel Agilex serii I poprzez złącze FMC+.

• Transceiver F-tile i zegary referencyjne PLL z rdzeniem IP Intel FPGA JESD204C są dostarczane przez Si5345-D-EVB za pośrednictwem kabla SMA do SMP. Ustaw MUX_DIP_SW0 na wysoką wartość na płycie demonstracyjnej Agilex-I F-Tile, aby upewnić się, że U22 pobiera CLKIN1 podłączony do kabla SMP.
• Si5345-D-EVB zapewnia zegar referencyjny dla programowalnego generatora zegara HMC7044 obecnego w AD9081 EVM poprzez kabel SMP do SMP.
• Zegar zarządzający dla rdzenia IP Intel FPGA JESD204C jest dostarczany przez programowalny generator zegara Silicon Labs Si5332 znajdujący się na płycie demonstracyjnej F-tile Intel Agilex I-Series.
• Programowalny generator zegara HMC7044 zapewnia zegar referencyjny urządzenia AD9081. Pętla synchronizacji fazowej (PLL) obecna w urządzeniu AD9081 generuje pożądane przetworniki ADCampzegar ling z zegara referencyjnego urządzenia.
• Dla podklasy 1 generator zegara HMC7044 generuje sygnał SYSREF dla urządzenia AD9081 i dla JESD204C Intel FPGA IP poprzez złącze FMC+.

NIEte: Firma Intel zaleca, aby SYSREF był dostarczany przez generator zegara, który zasila zegar urządzenia IP JESD204C Intel FPGA.

Opis systemu

Poniższy schemat na poziomie systemu pokazuje, jak w tym projekcie są połączone różne moduły.

Rysunek 2. Schemat systemu

Notatki:

1. M to liczba konwerterów.
2. S to liczba przesłanych samples na konwerter na ramkę.
3. WIDTH_MULP to mnożnik szerokości danych pomiędzy warstwą aplikacji i warstwą transportową.
4. N to liczba bitów konwersji na konwerter.
5. CS to liczba bitów kontrolnych na sekundę konwersjiamples.

W takim układzie npample L = 8, M = 4 i F = 1, szybkość transmisji danych linii nadawczo-odbiorczych wynosi 24.75 Gb/s.
Si5332 OUT1 generuje zegar 100 MHz do mgmt_clk. Si5345-D-EVB generuje dwie częstotliwości taktowania, 375 MHz i 100 MHz. Częstotliwość 375 MHz jest dostarczana do multipleksera wbudowanego w płytę demonstracyjną Intel Agilex serii I F-tile przez port J19 SMA. Zegar wyjściowy wbudowanego multipleksera steruje zegarem referencyjnym transceivera F-tile (refclk_xcvr) i zegarem referencyjnym PLL rdzenia PLL JESD204C Intel FPGA IP (refclk_core). 100 MHz z Si5345-D-EVB jest podłączone do programowalnego generatora zegara HMC7044 obecnego w AD9081 EVM jako wejście zegara
(EXT_HMCREF).

HCM7044 generuje okresowy sygnał SYSREF o częstotliwości 11.71875 MHz przez złącze FMC.
JESD204C Intel FPGA IP jest tworzony w trybie dupleksu, ale używana jest tylko ścieżka odbiornika.

Metodologia interoperacyjności
W poniższej sekcji opisano cele testu, procedurę i kryteria zaliczenia. Test obejmuje następujące obszary:

• Warstwa łącza danych odbiornika
• Warstwa transportowa odbiornika

Warstwa łącza danych odbiornika
Ten obszar testowy obejmuje przypadki testowe wyrównania nagłówka synchronizacji (SHA) i rozszerzonego wyrównania wielu bloków (EMBA).
Po uruchomieniu łącza, po zresetowaniu odbiornika, JESD204C Intel FPGA IP zaczyna szukać strumienia nagłówka synchronizacji, który jest przesyłany przez urządzenie. Następujące rejestry z warstwy łącza danych są odczytywane podczas testu i zapisywane w logu files i zweryfikowane pod kątem przekazywania kryteriów przez skrypty TCL.

Informacje powiązane
Podręcznik użytkownika F-tile JESD204C Intel FPGA IP

Synchronizuj wyrównanie nagłówka (SHA)
Tabela 1. Przypadki testowe wyrównania nagłówka synchronizacji

Przypadek testowy	Cel	Opis	Kryteria zaliczenia
SHA.1	Sprawdź, czy po zakończeniu sekwencji resetowania włączona jest blokada nagłówka synchronizacji.	Z rejestrów odczytywane są następujące sygnały: CDR_Lock odczytywany jest z rejestru rx_status3 (0x8C). SH_Locked jest odczytywany z rejestru rx_status4 (0x90). jrx_sh_err_status jest odczytywany z rejestru rx_err_status (0x60).	CDR_Lock i SH_LOCK powinny być ustawione na wysoki poziom odpowiadający liczbie pasów. jrx_sh_err_status powinien być  Pola bitowe w jrx_sh_err_status sprawdzają sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, valid_sync_header, src_rx_alarm, syspll_lock_err i cdr_locked_err.
SHA.2	Sprawdź stan blokady nagłówka synchronizacji po uzyskaniu blokady nagłówka synchronizacji (lub podczas fazy rozszerzonego wyrównania wielu bloków) i stabilny.	invalid_sync_header jest odczytywany dla stanu blokady nagłówka synchronizacji z rejestru (0x60[8]).	stan invalid_sync_header powinien wynosić 0.

Rozszerzone wyrównanie wieloblokowe (EMBA)

Tabela 2. Rozszerzone przypadki testowe wyrównania wieloblokowego

Przypadek testowy		Cel		Opis		Kryteria zaliczenia
EMBA.1		Sprawdź, czy rozszerzona blokada multibloku jest aktywowana dopiero po zatwierdzeniu synchronizacji blokady nagłówka.		Przez rejestry odczytywane są następujące sygnały:		Wartość EMB_Locked_1 powinna być równa 1 odpowiadającej każdemu pasowi. EMB_Lock_err powinno wynosić 0.
	Przypadek testowy		Cel		Opis		Kryteria zaliczenia
					EMB_Locked_1 jest odczytywany z rejestru rx_status5 (0x94). EMB_Lock_err jest odczytywany z rejestru rx_err_status (0x60[19]).
	EMBA.2		Sprawdź, czy status rozszerzonej blokady multibloku jest stabilny (po rozszerzonej blokadzie multibloku lub do momentu zwolnienia elastycznego bufora) wraz z brakiem nieprawidłowego multibloku.		valid_eomb_eoemb jest odczytywany z rejestru rx_err_status (0x60[10:9]).		valid_eomb_eoemb powinno mieć wartość „00”.
	EMBA.3		Sprawdź wyrównanie pasa ruchu.		Z rejestrów odczytywane są następujące wartości: Elastic_buf_over_flow odczytywany jest z rejestru rx_err_status (0x60[20]). Elastic_buf_full jest odczytywany z rejestru rx_status6 (0x98).		Elastic_buf_over_flow powinno wynosić 0. Wartość Elastic_buf_full powinna być równa 1 odpowiadającej każdemu pasowi.

Warstwa transportowa odbiornika (TL)
Aby sprawdzić integralność danych strumienia danych ładunku przez odbiornik (RX) JESD204C Intel FPGA IP i warstwę transportową, ADC jest skonfigurowany do ramp/PRBS wzorzec testowy. ADC jest również ustawiony do pracy z tą samą konfiguracją, co ustawiona w JESD204C Intel FPGA IP. rampModuł sprawdzający /PRBS w strukturze FPGA sprawdza rampIntegralność danych /PRBS przez jedną minutę. Rejestr RX JESD204C Intel FPGA IP rx_err jest odpytywany w sposób ciągły w celu uzyskania wartości zerowej przez jedną minutę.
Poniższy rysunek przedstawia koncepcyjną konfigurację testu do sprawdzania integralności danych.

Rysunek 3. Sprawdzanie integralności danych za pomocą Ramp/PRBS15 Sprawdzanie

Tabela 3. Przypadki testowe warstwy transportowej

Przypadek testowy	Cel	Opis	Kryteria zaliczenia
TL.1	Sprawdź mapowanie warstwy transportowej kanału danych za pomocą ramp wzór testu.	Tryb_danych jest ustawiony na Ramp_tryb. Przez rejestry odczytywane są następujące sygnały: crc_err jest odczytywany z rx_err_status (0x60[14]).  jrx_patchk_data_error jest odczytywany z rejestru tst_err0.	crc_err powinien być niski, aby przejść. jrx_patchk_data_error powinien być niski.
TL.2	Sprawdź mapowanie warstwy transportowej kanału danych za pomocą wzorca testowego PRBS15.	Data_mode jest ustawiony na prbs_mode. Z rejestrów odczytywane są następujące wartości: crc_err jest odczytywany z rx_err_status (0x60[14]). jrx_patchk_data_error jest odczytywany z rejestru tst_err0.	crc_err powinien być niski, aby przejść. jrx_patchk_data_error powinien być niski.

JESD204C Konfiguracje IP i ADC Intel FPGA
Parametry JESD204C Intel FPGA IP (L, M i F) w tym zestawieniu sprzętu są natywnie obsługiwane przez urządzenie AD9081. Szybkość transmisji danych nadajnika-odbiornika, sampzegar ling, a inne parametry JESD204C są zgodne z warunkami pracy AD908D1.
Testy sprawdzania sprzętu implementują JESD204C Intel FPGA IP z następującą konfiguracją parametrów.

Ustawienie globalne dla całej konfiguracji:

• E = 1
• CF = 0
• KS = 0
• Podklasa = 1
• FCLK_MULP = 1
• SZEROKOŚĆ_MULP = 8
• SH_CONFIG = CRC-12
• Zegar zarządzania FPGA (MHz) = 100

Wyniki testów
Poniższa tabela zawiera możliwe wyniki i ich definicję.

Tabela 4. Definicja wyników

Wynik	Definicja
PRZECHODZIĆ	Zaobserwowano, że testowane urządzenie (DUT) zachowuje się zgodnie z wymaganiami.
PASUJ z komentarzami	Zaobserwowano, że DUT wykazuje zgodne zachowanie. Dołączono jednak dodatkowe wyjaśnienie sytuacji (npample: ze względu na ograniczenia czasowe przeprowadzono tylko część testów).

Wynik	Definicja
PONIEŚĆ PORAŻKĘ	Zaobserwowano, że DUT wykazuje zachowanie niezgodne z wymaganiami.
Ostrzeżenie	Zaobserwowano, że DUT wykazuje zachowanie, które nie jest zalecane.
Zobacz komentarze	Na podstawie obserwacji nie można było określić prawidłowego zaliczenia lub niepowodzenia. Dołączono dodatkowe wyjaśnienie sytuacji.

Poniższa tabela przedstawia wyniki dla przypadków testowych SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 i TL.2 z odpowiednimi wartościami L, M, F, szybkości transmisji danych, Sampzegar linga, zegar łącza i częstotliwości SYSREF.

Tabela 5. Wyniki dla przypadków testowych SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 i TL.2

NIE.	L	M	F	S	HD	E	N	NP	ADC SampZegar Ling (MHz)	Zegar urządzenia FPGA (MHz)	FPGA Zegar ramkowy (MHz)	FPGA Zegar łącza (MHz)	Szybkość linii (Gb/s)	Wynik
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Przechodzić

Komentarze do wyników testu
W każdym przypadku testowym, RX JESD204C Intel FPGA IP z powodzeniem ustanawia wyrównanie nagłówka synchronizacji, wyrównanie rozszerzonego multibloku i fazę danych użytkownika.
Żaden problem z integralnością danych nie jest obserwowany przez firmę Ramp i sprawdzania PRBS dla konfiguracji JESD obejmujących wszystkie tory fizyczne, nie obserwuje się również cyklicznej kontroli redundancji (CRC) i błędu parzystości poleceń.
Podczas niektórych cykli zasilania w konfiguracjach parametrów może pojawić się błąd przekosu pasa. Aby uniknąć tego błędu, należy zaprogramować wartości przesunięcia LEMC lub można to zautomatyzować za pomocą procedury kalibracji. Aby uzyskać więcej informacji na temat dopuszczalnych wartości przesunięcia LEMC, patrz Mechanizm strojenia RBD w Podręczniku użytkownika F-tile JESD204C IP.

Informacje powiązane
Mechanizm strojenia RBD

Streszczenie
Ten raport przedstawia walidację interfejsu elektrycznego JESD204C Intel FPGA IP i PHY z urządzeniem AD9081/9082 (R2 Silicon) do 24.75 Gb/s dla ADC. Pokazano kompletną konfigurację i konfigurację sprzętową, aby zapewnić pewność współdziałania i wydajności obu urządzeń.

Historia wersji dokumentu dla AN 927: JESD204C Intel FPGA IP i ADI AD9081 MxFE* ADC Raport interoperacyjności dla urządzeń Intel Agilex F-Tile

Wersja dokumentu	Zmiany
2022.04.25	Pierwsze wydanie.

AN 876: Raport interoperacyjności JESD204C Intel® FPGA IP i ADI AD9081 MxFE* ADC dla urządzeń Intel® Agilex® F-Tile

Dokumenty / Zasoby

intel JESD204C Intel FPGA IP i ADI AD9081 MxFE ADC — raport dotyczący interoperacyjności [plik PDF] Instrukcja użytkownika Raport interoperacyjności JESD204C Intel FPGA IP i ADI AD9081 MxFE ADC, Raport interoperacyjności JESD204C, Intel FPGA IP i ADI AD9081 MxFE ADC

Odniesienia

• Instrukcja obsługi