JESD204C इंटेल FPGA IP आणि ADI AD9081 MxFE ADC इंटरऑपरेबिलिटी रिपोर्ट

उत्पादन माहिती

वापरकर्ता पुस्तिका मध्ये संदर्भित उत्पादन JESD204C Intel FPGA IP आहे. हा एक हार्डवेअर घटक आहे जो Intel Agilex I-Series F-Tile Demo Board आणि ADI AD9081-FMCA-EBZ EVM च्या संयोगाने वापरला जातो. आयपी डुप्लेक्स मोडमध्ये इन्स्टंट केला जातो परंतु केवळ प्राप्तकर्ता मार्ग वापरला जातो. हे 375 MHz लिंक घड्याळ आणि 375 MHz फ्रेम घड्याळ व्युत्पन्न करते. ADC इंटरऑपरेबिलिटी चाचणीसाठी हार्डवेअर सेटअप आकृती 1 मध्ये दर्शविला आहे. IP ला SYSREF जेईएसडी२०४सी इंटेल एफपीजीए आयपी उपकरण घड्याळाचा स्रोत असलेल्या घड्याळ जनरेटरद्वारे प्रदान करणे आवश्यक आहे.

उत्पादन वापर सूचना

हार्डवेअर सेटअप
JESD204C Intel FPGA IP वापरण्यासाठी हार्डवेअर सेट करण्यासाठी, या चरणांचे अनुसरण करा:

1. ADI AD9081-FMCA-EBZ EVM ला Intel Agilex I-Series F-Tile Demo Board च्या FMC+ कनेक्टरशी कनेक्ट करा.
2. जेईएसडी२०४सी इंटेल एफपीजीए आयपी उपकरण घड्याळाचा स्रोत असलेल्या घड्याळ जनरेटरद्वारे SYSREF सिग्नल प्रदान केला असल्याची खात्री करा.

सिस्टम वर्णन
या डिझाइनमध्ये विविध मॉड्यूल्स कसे जोडलेले आहेत हे सिस्टम-स्तरीय आकृती दर्शवते. यामध्ये इंटेल एजिलेक्स-आय एफ-टाइल डेमो बोर्ड, इंटेल अॅजिलेक्स एफ-टाइल डिव्हाइस, टॉप-लेव्हल आरटीएल, प्लॅटफॉर्म डिझायनर सिस्टम, पॅटर्न जनरेटर, पॅटर्न तपासक, एफ-टाइल JESD204C डुप्लेक्स आयपी कोअर आणि विविध घड्याळे आणि इंटरफेस समाविष्ट आहेत.

इंटरऑपरेबिलिटी पद्धती
प्राप्तकर्ता डेटा लिंक स्तर
हे चाचणी क्षेत्र सिंक हेडर अलाइनमेंट (SHA) आणि विस्तारित मल्टीब्लॉक अलाइनमेंट (EMBA) साठी चाचणी प्रकरणे समाविष्ट करते. JESD204C Intel FPGA IP चाचणी दरम्यान डेटा लिंक लेयरमधून रजिस्टर वाचतो, लॉगमध्ये लिहितो files, आणि TCL स्क्रिप्ट्सद्वारे निकष उत्तीर्ण करण्यासाठी त्यांची पडताळणी करते.

JESD204C Intel® FPGA IP आणि ADI AD9081 MxFE* Intel® Agilex™ F-टाइल उपकरणांसाठी ADC इंटरऑपरेबिलिटी अहवाल

JESD204C Intel® FPGA IP हा हाय-स्पीड पॉइंट-टू-पॉइंट सिरीयल इंटरफेस बौद्धिक संपदा (IP) आहे.
JESD204C Intel FPGA IP ची अनेक निवडक JESD204C अनुरूप अॅनालॉग-टू-डिजिटल कन्व्हर्टर (ADC) उपकरणांसह हार्डवेअर-चाचणी केली गेली आहे.
हा अहवाल AD204 मिक्स्ड सिग्नल फ्रंट एंड (MxFE*) मूल्यमापन मॉड्यूल (EVM) सह JESD9081C Intel FPGA IP ची इंटरऑपरेबिलिटी अ‍ॅनालॉग डिव्हाइसेस इंक. (ADI) वरून हायलाइट करतो. खालील विभाग हार्डवेअर चेकआउट पद्धती आणि चाचणी परिणामांचे वर्णन करतात.

संबंधित माहिती
F-टाइल JESD204C इंटेल FPGA IP वापरकर्ता मार्गदर्शक

हार्डवेअर आणि सॉफ्टवेअर आवश्यकता
इंटरऑपरेबिलिटी चाचणीसाठी खालील हार्डवेअर आणि सॉफ्टवेअर टूल्स आवश्यक आहेत: हार्डवेअर

• Intel Agilex™ I-Series F-टाइल डेमो बोर्ड (AGIB027R29A1E2VR0) 12V पॉवर अॅडॉप्टरसह
• अॅनालॉग डिव्हाइसेस (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• स्कायवर्क Si5345-D मूल्यांकन मंडळ (Si5345-D-EVB)
• SMA पुरुष ते SMP पुरुष
• SMP पुरुष ते SMP केबल

सॉफ्टवेअर

• इंटेल क्वार्टस® प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्ती 21.4
• AD9081_API आवृत्ती 1.1.0 किंवा नवीन (Linux अनुप्रयोग, AD9081 EVM कॉन्फिगरेशनसाठी आवश्यक)

संबंधित माहिती

• AD9081/AD9082 प्रणाली विकास वापरकर्ता मार्गदर्शक
• Skyworks Si5345-D मूल्यांकन मंडळ वापरकर्ता मार्गदर्शक

हार्डवेअर सेटअप
JESD204C Intel FPGA IP डुप्लेक्स मोडमध्ये इन्स्टंट केले जाते परंतु केवळ प्राप्तकर्ता पथ वापरला जातो. FCLK_MULP =1, WIDTH_MULP = 8, S = 1 साठी, कोर PLL 375 MHz लिंक घड्याळ आणि 375 MHz फ्रेम घड्याळ व्युत्पन्न करते.
विकास मंडळाच्या FMC+ कनेक्टरशी जोडलेल्या ADI AD9081-FMCA-EBZ EVM सह इंटेल Agilex I-Series F-Tile डेमो बोर्ड वापरला जातो. ADC इंटरऑपरेबिलिटी चाचणीसाठी हार्डवेअर सेटअप हार्डवेअर सेटअप आकृतीमध्ये दर्शविला आहे.- • AD9081-FMCA-EBZ EVM FMC+ कनेक्टरद्वारे Intel Agilex I-Series F-Tile Demo Board कडून पॉवर मिळवते.

• F-टाईल ट्रान्सीव्हर आणि JESD204C इंटेल FPGA IP कोर PLL संदर्भ घड्याळे Si5345-D-EVB द्वारे SMA ते SMP केबलद्वारे पुरवले जातात. Agilex-I F-Tile Demo Board वर MUX_DIP_SW0 वर सेट करा की U22 SMP केबलला जोडलेले CLKIN1 घेत आहे याची खात्री करा.
• Si5345-D-EVB SMP ते SMP केबलद्वारे AD7044 EVM मध्ये उपस्थित HMC9081 प्रोग्राम करण्यायोग्य घड्याळ जनरेटरला संदर्भ घड्याळ प्रदान करते.
• JESD204C इंटेल FPGA IP कोरसाठी व्यवस्थापन घड्याळ Intel Agilex I-Series F-tile Demo Board मध्ये उपस्थित असलेल्या Silicon Labs Si5332 प्रोग्रामेबल क्लॉक जनरेटरद्वारे पुरवले जाते.
• HMC7044 प्रोग्राम करण्यायोग्य घड्याळ जनरेटर AD9081 डिव्हाइस संदर्भ घड्याळ प्रदान करतो. AD9081 उपकरणामध्ये उपस्थित असलेला फेज-लॉक केलेला लूप (पीएलएल) इच्छित एडीसी व्युत्पन्न करतोampउपकरण संदर्भ घड्याळ पासून ling घड्याळ.
• सबक्लास 1 साठी, HMC7044 क्लॉक जनरेटर AD9081 डिव्हाइससाठी आणि FMC+ कनेक्टरद्वारे JESD204C Intel FPGA IP साठी SYSREF सिग्नल व्युत्पन्न करतो.

नाहीtई: इंटेल जेईएसडी२०४सी इंटेल एफपीजीए आयपी उपकरण घड्याळाचा स्रोत असलेल्या घड्याळ जनरेटरद्वारे प्रदान करण्याची SYSREF शिफारस करते.

सिस्टम वर्णन

खालील सिस्टम-स्तरीय आकृती या डिझाइनमध्ये भिन्न मॉड्यूल कसे जोडलेले आहेत हे दर्शविते.

आकृती 2. सिस्टम डायग्राम

नोट्स:

1. M ही कन्व्हर्टरची संख्या आहे.
2. S ही प्रसारित s ची संख्या आहेampप्रति फ्रेम प्रति कनवर्टर les.
3. WIDTH_MULP हा ऍप्लिकेशन लेयर आणि ट्रान्सपोर्ट लेयरमधील डेटा रुंदी गुणक आहे.
4. N ही प्रति कन्व्हर्टर बिट्सची संख्या आहे.
5. CS ही प्रति रूपांतरण s नियंत्रण बिट्सची संख्या आहेampलेस

या सेटअपमध्ये, उदाample L = 8, M = 4, आणि F = 1, ट्रान्सीव्हर लेनचा डेटा दर 24.75 Gbps आहे.
Si5332 OUT1 mgmt_clk ला 100 MHz घड्याळ व्युत्पन्न करते. Si5345-D-EVB 375 MHz आणि 100 MHz अशा दोन क्लॉक फ्रिक्वेन्सी व्युत्पन्न करते. J375 SMA पोर्टद्वारे Intel Agilex I-Series F-tile Demo Board मधील एम्बेडेड मल्टिप्लेक्सरला 19 MHz पुरवठा केला जातो. एम्बेडेड मल्टीप्लेक्सरचे आउटपुट घड्याळ F-टाइल ट्रान्सीव्हर संदर्भ घड्याळ (refclk_xcvr) आणि JESD204C Intel FPGA IP कोर PLL संदर्भ घड्याळ (refclk_core) चालवते. Si100-D-EVB मधील 5345 MHz हे घड्याळ इनपुट म्हणून AD7044 EVM मध्ये उपस्थित HMC9081 प्रोग्राम करण्यायोग्य घड्याळ जनरेटरशी जोडलेले आहे.
(EXT_HMCREF).

HCM7044 FMC कनेक्टरद्वारे 11.71875 MHz चा नियतकालिक SYSREF सिग्नल व्युत्पन्न करते.
JESD204C Intel FPGA IP डुप्लेक्स मोडमध्ये इन्स्टंट केले जाते परंतु केवळ प्राप्तकर्ता पथ वापरला जातो.

इंटरऑपरेबिलिटी पद्धती
पुढील विभागात चाचणी उद्दिष्टे, प्रक्रिया आणि उत्तीर्ण निकषांचे वर्णन केले आहे. चाचणी खालील क्षेत्रांचा समावेश करते:

• प्राप्तकर्ता डेटा लिंक स्तर
• रिसीव्हर वाहतूक स्तर

प्राप्तकर्ता डेटा लिंक स्तर
हे चाचणी क्षेत्र सिंक हेडर अलाइनमेंट (SHA) आणि विस्तारित मल्टीब्लॉक अलाइनमेंट (EMBA) साठी चाचणी प्रकरणे समाविष्ट करते.
लिंक स्टार्टअपवर, रिसीव्हर रीसेट केल्यानंतर, JESD204C Intel FPGA IP डिव्हाइसद्वारे प्रसारित केलेला सिंक हेडर स्ट्रीम शोधू लागतो. डेटा लिंक लेयरमधील खालील रजिस्टर्स चाचणी दरम्यान वाचल्या जातात, लॉगमध्ये लिहिलेल्या असतात files, आणि TCL स्क्रिप्टद्वारे निकष उत्तीर्ण करण्यासाठी सत्यापित केले.

संबंधित माहिती
F-टाइल JESD204C इंटेल FPGA IP वापरकर्ता मार्गदर्शक

सिंक हेडर अलाइनमेंट (SHA)
तक्ता 1. हेडर संरेखन चाचणी प्रकरणे समक्रमित करा

चाचणी केस	वस्तुनिष्ठ	वर्णन	उत्तीर्ण होण्याचे निकष
SHA.1	रीसेट क्रम पूर्ण झाल्यानंतर सिंक हेडर लॉक ठाम आहे का ते तपासा.	खालील सिग्नल रजिस्टरमधून वाचले जातात: CDR_Lock हे rx_status3 (0x8C) रजिस्टरमधून वाचले जाते. SH_Locked हे rx_status4 (0x90) रजिस्टरमधून वाचले जाते. jrx_sh_err_status हे rx_err_status (0x60) रजिस्टरमधून वाचले जाते.	CDR_Lock आणि SH_LOCK लेनच्या संख्येशी संबंधित उच्च असल्याचे प्रतिपादन केले पाहिजे. jrx_sh_err_status असावा  jrx_sh_err_status मधील बिट फील्ड sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, आणि cdr_locked_err तपासते.
SHA.2	सिंक हेडर लॉक सिंक झाल्यानंतर (किंवा एक्स्टेंडेड मल्टी-ब्लॉक अलाइनमेंट टप्प्यात) आणि स्थिर झाल्यानंतर सिंक हेडर लॉक स्थिती तपासा.	invalid_sync_header रजिस्टर (0x60[8]) वरून सिंक हेडर लॉक स्थितीसाठी वाचले जाते.	invalid_sync_header स्थिती 0 असावी.

विस्तारित मल्टीब्लॉक संरेखन (EMBA)

तक्ता 2. विस्तारित मल्टीब्लॉक संरेखन चाचणी प्रकरणे

चाचणी केस		वस्तुनिष्ठ		वर्णन		उत्तीर्ण होण्याचे निकष
EMBA.1		Sync Header Lock च्या प्रतिपादनानंतरच विस्तारित मल्टीब्लॉक लॉक ठाम आहे का ते तपासा.		खालील सिग्नल रजिस्टर्सद्वारे वाचले जातात:		EMB_Locked_1 मूल्य प्रत्येक लेनशी संबंधित 1 च्या बरोबरीचे असावे. EMB_Lock_err 0 असावा.
	चाचणी केस		वस्तुनिष्ठ		वर्णन		उत्तीर्ण होण्याचे निकष
					EMB_Locked_1 हे rx_status5 (0x94) रजिस्टरमधून वाचले जाते. EMB_Lock_err हे rx_err_status (0x60[19]) रजिस्टरमधून वाचले जाते.
	EMBA.2		अवैध मल्टीब्लॉकसह विस्तारित मल्टीब्लॉक लॉक स्थिती स्थिर आहे का ते तपासा (विस्तारित मल्टीब्लॉक लॉकनंतर किंवा लवचिक बफर रिलीज होईपर्यंत).		invalid_eomb_eoemb हे rx_err_status (0x60[10:9]) रजिस्टरमधून वाचले जाते.		invalid_eomb_eoemb "00" असावा.
	EMBA.3		लेन संरेखन तपासा.		खालील मूल्ये रजिस्टरमधून वाचली जातात: elastic_buf_over_flow हे rx_err_status (0x60[20]) रजिस्टरमधून वाचले जाते. elastic_buf_full हे rx_status6 (0x98) रजिस्टरमधून वाचले जाते.		elastic_buf_over_flow 0 असावा. लवचिक_बफ_पूर्ण मूल्य प्रत्येक लेनशी संबंधित 1 च्या समान असावे.

रिसीव्हर ट्रान्सपोर्ट लेयर (TL)
रिसीव्हर (RX) JESD204C Intel FPGA IP आणि ट्रान्सपोर्ट लेयर द्वारे पेलोड डेटा प्रवाहाची डेटा अखंडता तपासण्यासाठी, ADC r वर कॉन्फिगर केले आहेamp/PRBS चाचणी नमुना. ADC देखील JESD204C Intel FPGA IP मध्ये सेट केलेल्या समान कॉन्फिगरेशनसह ऑपरेट करण्यासाठी सेट आहे. आरamp/एफपीजीए फॅब्रिकमधील पीआरबीएस चेकर आर तपासतोamp/पीआरबीएस डेटा अखंडता एका मिनिटासाठी. RX JESD204C Intel FPGA IP रजिस्टर rx_err एक मिनिटासाठी शून्य मूल्यासाठी सतत मतदान केले जाते.
खालील आकृती डेटा अखंडता तपासणीसाठी संकल्पनात्मक चाचणी सेटअप दर्शवते.

आकृती 3. R वापरून डेटा इंटिग्रिटी चेकamp/PRBS15 तपासक

तक्ता 3. वाहतूक स्तर चाचणी प्रकरणे

चाचणी केस	वस्तुनिष्ठ	वर्णन	उत्तीर्ण होण्याचे निकष
TL.1	आर वापरून डेटा चॅनेलचे ट्रान्सपोर्ट लेयर मॅपिंग तपासाamp चाचणी नमुना.	डेटा_मोड R वर सेट केला आहेamp_मोड. खालील सिग्नल रजिस्टर्सद्वारे वाचले जातात: crc_err हे rx_err_status (0x60[14]) वरून वाचले जाते.  jrx_patchk_data_error tst_err0 रजिस्टरमधून वाचली जाते.	crc_err पास होण्यासाठी कमी असणे आवश्यक आहे. jrx_patchk_data_error कमी असावी.
TL.2	PRBS15 चाचणी नमुना वापरून डेटा चॅनेलचे ट्रान्सपोर्ट लेयर मॅपिंग तपासा.	डेटा_मोड prbs_mode वर सेट केला आहे. खालील मूल्ये रजिस्टरमधून वाचली जातात: crc_err हे rx_err_status (0x60[14]) वरून वाचले जाते. jrx_patchk_data_error tst_err0 रजिस्टरमधून वाचली जाते.	crc_err पास होण्यासाठी कमी असणे आवश्यक आहे. jrx_patchk_data_error कमी असावी.

JESD204C इंटेल FPGA IP आणि ADC कॉन्फिगरेशन
या हार्डवेअर चेकआउटमधील JESD204C Intel FPGA IP पॅरामीटर्स (L, M, आणि F) AD9081 डिव्हाइसद्वारे मूळपणे समर्थित आहेत. ट्रान्सीव्हर डेटा दर, एसampling घड्याळ, आणि इतर JESD204C पॅरामीटर्स AD908D1 ऑपरेटिंग शर्तींचे पालन करतात.
हार्डवेअर चेकआउट चाचणी खालील पॅरामीटर कॉन्फिगरेशनसह JESD204C Intel FPGA IP लागू करते.

सर्व कॉन्फिगरेशनसाठी जागतिक सेटिंग:

• ई = 1
• CF = 0
• सीएस = ०
• उपवर्ग = १
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA व्यवस्थापन घड्याळ (MHz) = 100

चाचणी परिणाम
खालील तक्त्यामध्ये संभाव्य परिणाम आणि त्यांची व्याख्या आहे.

तक्ता 4. परिणाम व्याख्या

परिणाम	व्याख्या
पास	डिव्हाईस अंडर टेस्ट (DUT) हे अनुरूप वर्तन प्रदर्शित करण्यासाठी पाहण्यात आले.
टिप्पण्यांसह पास करा	डीयूटी अनुरूप वर्तन प्रदर्शित करण्यासाठी आढळून आले. तथापि, परिस्थितीचे अतिरिक्त स्पष्टीकरण समाविष्ट केले आहे (उदाample: वेळेच्या मर्यादांमुळे, चाचणीचा फक्त एक भाग केला गेला).

परिणाम	व्याख्या
अयशस्वी	DUT गैर-अनुरूप वर्तन प्रदर्शित करण्यासाठी आढळून आले.
चेतावणी	DUT ची शिफारस केलेली नाही असे वर्तन प्रदर्शित करण्यासाठी निरीक्षण केले गेले.
टिप्पण्या पहा	निरीक्षणांवरून, वैध उत्तीर्ण किंवा अनुत्तीर्ण हे ठरवता आले नाही. परिस्थितीचे अतिरिक्त स्पष्टीकरण समाविष्ट केले आहे.

खालील सारणी SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, आणि TL.2 च्या संबंधित मूल्यांसह L, M, F, डेटा दर, चाचणी प्रकरणांचे परिणाम दर्शविते. sampलिंग क्लॉक, लिंक क्लॉक आणि SYSREF फ्रिक्वेन्सी.

तक्ता 5. SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, आणि TL.2 चाचणी प्रकरणांसाठी निकाल

नाही.	L	M	F	S	HD	E	N	NP	एडीसी Sampलिंग घड्याळ (MHz)	FPGA डिव्हाइस घड्याळ (MHz)	FPGA फ्रेम घड्याळ (MHz)	FPGA लिंक घड्याळ (MHz)	लेन रेट (Gbps)	परिणाम
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	पास

चाचणी निकाल टिप्पण्या
प्रत्येक चाचणी प्रकरणात, RX JESD204C Intel FPGA IP सिंक हेडर अलाइनमेंट, विस्तारित मल्टीब्लॉक अलाइनमेंट आणि वापरकर्ता डेटा फेजपर्यंत यशस्वीरित्या स्थापित करते.
R द्वारे डेटा अखंडतेची कोणतीही समस्या आढळत नाहीamp आणि जेईएसडी कॉन्फिगरेशनसाठी PRBS चेकर सर्व भौतिक लेन कव्हर करतात, तसेच चक्रीय रिडंडन्सी चेक (CRC) आणि कमांड पॅरिटी त्रुटी आढळली नाही.
विशिष्ट पॉवर सायकल दरम्यान, पॅरामीटर कॉन्फिगरेशनसह लेन डेस्क्यू त्रुटी दिसू शकते. ही त्रुटी टाळण्यासाठी, LEMC ऑफसेट मूल्ये प्रोग्राम केलेली असावी किंवा तुम्ही कॅलिब्रेशन स्वीप प्रक्रियेसह हे स्वयंचलित करू शकता. LEMC ऑफसेटच्या कायदेशीर मूल्यांबद्दल अधिक माहितीसाठी, F-tile JESD204C IP वापरकर्ता मार्गदर्शक मध्ये RBD ट्यूनिंग यंत्रणा पहा.

संबंधित माहिती
आरबीडी ट्यूनिंग यंत्रणा

सारांश
हा अहवाल ADC साठी 204 Gbps पर्यंत AD9081/9082 (R2 सिलिकॉन) उपकरणासह JESD24.75C Intel FPGA IP आणि PHY इलेक्ट्रिकल इंटरफेसचे प्रमाणीकरण दर्शवितो. संपूर्ण कॉन्फिगरेशन आणि हार्डवेअर सेटअप दोन्ही उपकरणांच्या इंटरऑपरेबिलिटी आणि कार्यक्षमतेमध्ये आत्मविश्वास प्रदान करण्यासाठी दर्शविले आहेत.

AN 927 साठी दस्तऐवज पुनरावृत्ती इतिहास: JESD204C Intel FPGA IP आणि ADI AD9081 MxFE* Intel Agilex F-Tile उपकरणांसाठी ADC इंटरऑपरेबिलिटी रिपोर्ट

दस्तऐवज आवृत्ती	बदल
2022.04.25	प्रारंभिक प्रकाशन.

AN 876: JESD204C Intel® FPGA IP आणि ADI AD9081 MxFE* Intel® Agilex® F-Tile डिव्हाइसेससाठी ADC इंटरऑपरेबिलिटी अहवाल

कागदपत्रे / संसाधने

intel JESD204C इंटेल FPGA IP आणि ADI AD9081 MxFE ADC इंटरऑपरेबिलिटी रिपोर्ट [pdf] वापरकर्ता मार्गदर्शक JESD204C Intel FPGA IP आणि ADI AD9081 MxFE ADC इंटरऑपरेबिलिटी रिपोर्ट, JESD204C, Intel FPGA IP आणि ADI AD9081 MxFE ADC इंटरऑपरेबिलिटी रिपोर्ट

संदर्भ

• वापरकर्ता मॅन्युअल