JESD204C Intel FPGA IP en ADI AD9081 MxFE ADC-interoperabiliteitsrapport
Productinformatie
Het product waarnaar in de gebruikershandleiding wordt verwezen, is de JESD204C Intel FPGA IP. Het is een hardwarecomponent die wordt gebruikt in combinatie met het Intel Agilex I-Series F-Tile Demo Board en de ADI AD9081-FMCA-EBZ EVM. Het IP-adres wordt geïnstantieerd in de duplexmodus, maar alleen het ontvangerpad wordt gebruikt. Het genereert een linkklok van 375 MHz en een frameklok van 375 MHz. De hardware-instellingen voor de ADC-interoperabiliteitstest worden weergegeven in Figuur 1. Voor het IP-adres moet SYSREF worden geleverd door de klokgenerator die de JESD204C Intel FPGA IP-apparaatklok levert.
Instructies voor productgebruik
Hardware-installatie
Volg deze stappen om de hardware in te stellen voor het gebruik van de JESD204C Intel FPGA IP:
- Sluit de ADI AD9081-FMCA-EBZ EVM aan op de FMC+ connector van het Intel Agilex I-Series F-Tile demobord.
- Zorg ervoor dat het SYSREF-signaal wordt geleverd door de klokgenerator die de JESD204C Intel FPGA IP-apparaatklok levert.
Systeembeschrijving
Het diagram op systeemniveau laat zien hoe verschillende modules in dit ontwerp zijn aangesloten. Het omvat het Intel Agilex-I F-tile demobord, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core en verschillende klokken en interfaces.
Interoperabiliteitsmethodologie
Ontvanger datalinklaag
Dit testgebied omvat de testgevallen voor sync header uitlijning (SHA) en uitgebreide multiblock uitlijning (EMBA). De JESD204C Intel FPGA IP leest tijdens de test registers uit de datalinklaag en schrijft deze naar logboek files, en verifieert ze op het doorgeven van criteria via TCL-scripts.
JESD204C Intel® FPGA IP en ADI AD9081 MxFE* ADC-interoperabiliteitsrapport voor Intel® Agilex™ F-tile-apparaten
De JESD204C Intel® FPGA IP is een high-speed point-to-point seriële interface intellectueel eigendom (IP).
De JESD204C Intel FPGA IP is hardware-getest met verschillende geselecteerde JESD204C-compatibele analoog-naar-digitaal converters (ADC)-apparaten.
Dit rapport benadrukt de interoperabiliteit van de JESD204C Intel FPGA IP met de AD9081 Mixed Signal Front End (MxFE*) evaluatiemodule (EVM) van Analog Devices Inc. (ADI). In de volgende secties worden de hardware-afrekenmethodologie en testresultaten beschreven.
Gerelateerde informatie
F-tile JESD204C Intel FPGA IP-gebruikershandleiding
Hardware- en softwarevereisten
Voor de interoperabiliteitstest zijn de volgende hardware- en softwaretools vereist: Hardware
- Intel Agilex™ I-serie F-tile demobord (AGIB027R29A1E2VR0) met 12V voedingsadapter
- Analoge apparaten (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
- Skywork Si5345-D Evaluatiebord (Si5345-D-EVB)
- SMA mannelijk naar SMP mannelijk
- SMP mannetje naar SMP kabel
Software
- Intel Quartus® Prime Pro Edition-softwareversie 21.4
- AD9081_API versie 1.1.0 of nieuwer (Linux-applicatie, vereist voor AD9081 EVM-configuratie)
Gerelateerde informatie
- AD9081/AD9082 Gebruikershandleiding voor systeemontwikkeling
- Skyworks Si5345-D Evaluatiebord Gebruikershandleiding
Hardware-installatie
De JESD204C Intel FPGA IP wordt geïnstantieerd in de duplexmodus, maar alleen het ontvangerpad wordt gebruikt. Voor FCLK_MULP =1, WIDTH_MULP = 8, S = 1 genereert de kern-PLL een verbindingsklok van 375 MHz en een frameklok van 375 MHz.
Er wordt een Intel Agilex I-Series F-Tile demobord gebruikt met de ADI AD9081-FMCA-EBZ EVM aangesloten op de FMC+ connector van het ontwikkelbord. De hardware-instellingen voor de ADC-interoperabiliteitstest worden weergegeven in de afbeelding van de hardware-instellingen. • De AD9081-FMCA-EBZ EVM krijgt stroom van het Intel Agilex I-serie F-Tile demobord via de FMC+ connector.
- De F-tile transceiver en JESD204C Intel FPGA IP core PLL-referentieklokken worden geleverd door Si5345-D-EVB via SMA naar SMP-kabel. Zet MUX_DIP_SW0 op hoog op het Agilex-I F-Tile Demo Board om er zeker van te zijn dat U22 CLKIN1 gebruikt die is aangesloten op de SMP-kabel.
- De Si5345-D-EVB levert een referentieklok aan de HMC7044 programmeerbare klokgenerator die aanwezig is in de AD9081 EVM via een SMP naar SMP-kabel.
- De beheerklok voor de JESD204C Intel FPGA IP-kern wordt geleverd door Silicon Labs Si5332 programmeerbare klokgenerator die aanwezig is in het Intel Agilex I-Series F-tile demobord.
- De programmeerbare klokgenerator HMC7044 levert de AD9081-apparaatreferentieklok. De fasevergrendelde lus (PLL) die aanwezig is in het AD9081-apparaat genereert de gewenste ADC'samplengklok van de referentieklok van het apparaat.
- Voor subklasse 1 genereert de HMC7044-klokgenerator het SYSREF-signaal voor het AD9081-apparaat en voor de JESD204C Intel FPGA IP via de FMC+-connector.
Neete: Intel raadt aan dat de SYSREF wordt geleverd door de klokgenerator die de JESD204C Intel FPGA IP-apparaatklok levert.
Systeembeschrijving
Het volgende diagram op systeemniveau laat zien hoe de verschillende modules in dit ontwerp zijn aangesloten.
Figuur 2. Systeemdiagram 
Notities:
- M is het aantal converters.
- S is het aantal verzonden sampbestanden per converter per frame.
- WIDTH_MULP is de gegevensbreedtevermenigvuldiger tussen de applicatielaag en de transportlaag.
- N is het aantal conversiebits per omzetter.
- CS is het aantal besturingsbits per conversie-samples.
In deze opstelling bijvample L = 8, M = 4 en F = 1, de datasnelheid van de transceiverlanen is 24.75 Gbps.
De Si5332 OUT1 genereert een kloksnelheid van 100 MHz naar mgmt_clk. Si5345-D-EVB genereert twee klokfrequenties, 375 MHz en 100 MHz. De 375 MHz wordt via de J19 SMA-poort aan de ingebouwde multiplexer in het Intel Agilex I-Series F-tile demobord geleverd. De uitgangsklok van de ingebouwde multiplexer stuurt de F-tile transceiver-referentieklok (refclk_xcvr) en JESD204C Intel FPGA IP core PLL-referentieklok (refclk_core) aan. 100 MHz van Si5345-D-EVB is aangesloten op de HMC7044 programmeerbare klokgenerator die aanwezig is in de AD9081 EVM als klokingang
(EXT_HMCREF).
De HCM7044 genereert een periodiek SYSREF-signaal van 11.71875 MHz via de FMC-connector.
De JESD204C Intel FPGA IP wordt geïnstantieerd in de duplexmodus, maar alleen het ontvangerpad wordt gebruikt.
Interoperabiliteitsmethodologie
In het volgende gedeelte worden de testdoelstellingen, de procedure en de slaagcriteria beschreven. De test omvat de volgende gebieden:
- Ontvanger datalinklaag
- Ontvanger transportlaag
Ontvanger datalinklaag
Dit testgebied omvat de testgevallen voor sync header uitlijning (SHA) en uitgebreide multiblock uitlijning (EMBA).
Bij het opstarten van de link, na het resetten van de ontvanger, begint de JESD204C Intel FPGA IP te zoeken naar de synchronisatieheaderstream die door het apparaat wordt verzonden. De volgende registers uit de datalinklaag worden tijdens de test gelezen en in het log geschreven files, en geverifieerd voor het doorgeven van criteria via TCL-scripts.
Gerelateerde informatie
F-tile JESD204C Intel FPGA IP-gebruikershandleiding
Uitlijning van headers synchroniseren (SHA)
Tabel 1. Testgevallen voor het uitlijnen van headers synchroniseren
| Testgeval | Objectief | Beschrijving | Passeercriteria |
| SHA.1 | Controleer of Sync Header Lock wordt geactiveerd na voltooiing van de resetprocedure. | De volgende signalen worden uit registers gelezen:
|
|
| SHA.2 | Controleer de status van Sync Header Lock nadat de synchronisatieheadervergrendeling is bereikt (of tijdens de uitgebreide uitlijningsfase met meerdere blokken) en stabiel is. | invalid_sync_header wordt gelezen voor de synchronisatieheader-vergrendelingsstatus uit register (0x60[8]). | invalid_sync_header-status moet 0 zijn. |
Uitgebreide uitlijning van meerdere blokken (EMBA)
Tabel 2. Uitgebreide testgevallen voor uitlijning van meerdere blokken
| Testgeval | Objectief | Beschrijving | Passeercriteria | |||||
| EMBA.1 | Controleer of de Extended Multiblock Lock pas wordt geactiveerd na de bevestiging van Sync Header Lock. | De volgende signalen worden via registers gelezen: |
|
|||||
| Testgeval | Objectief | Beschrijving | Passeercriteria | |||||
|
||||||||
| EMBA.2 | Controleer of de status van Uitgebreid Multiblock Lock stabiel is (na uitgebreide multiblock lock of totdat de elastische buffer wordt vrijgegeven) en er geen ongeldig multiblock is. | invalid_eomb_eoemb wordt gelezen uit het register rx_err_status (0x60[10:9]). | invalid_eomb_eoemb moet "00" zijn. | |||||
| EMBA.3 | Controleer de uitlijning van de rijstrook. | De volgende waarden worden uit registers gelezen:
|
|
|||||
Ontvanger transportlaag (TL)
Om de gegevensintegriteit van de payload-gegevensstroom via de ontvanger (RX) JESD204C Intel FPGA IP en transportlaag te controleren, is de ADC geconfigureerd omamp/PRBS-testpatroon. De ADC is ook ingesteld om te werken met dezelfde configuratie als ingesteld in de JESD204C Intel FPGA IP. De ramp/PRBS checker in de FPGA-structuur controleert de ramp/PRBS-gegevensintegriteit gedurende één minuut. Het RX JESD204C Intel FPGA IP-register rx_err wordt gedurende één minuut continu op nulwaarde gecontroleerd.
Onderstaande figuur toont de conceptuele testopstelling voor het controleren van de data-integriteit.
Figuur 3. Controle van gegevensintegriteit met Ramp/PRBS15 Controle
Tabel 3. Testgevallen transportlaag
| Testgeval | Objectief | Beschrijving | Passeercriteria |
| TL.1 | Controleer de transportlaagtoewijzing van het datakanaal met behulp van ramp testpatroon. | Data_mode is ingesteld op Ramp_modus.
De volgende signalen worden via registers gelezen:
|
|
| TL.2 | Controleer de transportlaagtoewijzing van het datakanaal met behulp van het PRBS15-testpatroon. | Data_mode is ingesteld op prbs_mode.
De volgende waarden worden uit registers gelezen:
|
|
JESD204C Intel FPGA IP- en ADC-configuraties
De JESD204C Intel FPGA IP-parameters (L, M en F) in deze hardware-checkout worden standaard ondersteund door het AD9081-apparaat. De datasnelheid van de zendontvanger, samplengklok en andere JESD204C-parameters voldoen aan de bedrijfsomstandigheden van de AD908D1.
De hardware checkout-test implementeert de JESD204C Intel FPGA IP met de volgende parameterconfiguratie.
Globale instelling voor alle configuraties:
- E = 1
- CF = 0
- 0 = XNUMX
- Subklasse = 1
- FCLK_MULP = 1
- WIDTH_MULP = 8
- SH_CONFIG = CRC-12
- FPGA-beheerklok (MHz) = 100
Testresultaten
De volgende tabel bevat de mogelijke resultaten en hun definitie.
Tabel 4. Resultatendefinitie
| Resultaat | Definitie |
| DOORGANG | Er werd waargenomen dat het Device Under Test (DUT) conform gedrag vertoonde. |
| PASS met commentaar | Er werd waargenomen dat de DUT conform gedrag vertoonde. Er is echter een aanvullende uitleg van de situatie opgenomen (bijvamp(Le: vanwege tijdsbeperkingen werd slechts een deel van de tests uitgevoerd). |
| Resultaat | Definitie |
| MISLUKKING | Er werd waargenomen dat de DUT niet-conform gedrag vertoonde. |
| Waarschuwing | Er werd waargenomen dat de TU Delft gedrag vertoonde dat niet wordt aanbevolen. |
| Zie opmerkingen | Uit de observaties kon geen geldige voldoende of onvoldoende worden vastgesteld. Er is een aanvullende toelichting op de situatie opgenomen. |
De volgende tabel toont de resultaten voor testgevallen SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 en TL.2 met respectievelijke waarden van L, M, F, datasnelheid, Samplengklok-, linkklok- en SYSREF-frequenties.
Tabel 5. Resultaat voor testgevallen SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 en TL.2
| Nee. | L | M | F | S | HD | E | N | NP | ADC
Samplengklok (MHz) |
FPGA-apparaatklok (MHz) | FPGA
Frameklok (MHz) |
FPGA
Linkklok (MHz) |
Rijstrooksnelheid (Gbps) | Resultaat |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | Doorgang |
Opmerkingen over testresultaten
In elk testgeval brengt de RX JESD204C Intel FPGA IP met succes de uitlijning van de synchronisatieheader, de uitgebreide uitlijning van meerdere blokken en tot aan de gebruikersgegevensfase tot stand.
Er wordt geen probleem met de gegevensintegriteit waargenomen door de Ramp en PRBS-checker voor JESD-configuraties die alle fysieke rijstroken bestrijken, worden er ook geen cyclische redundantiecontrole (CRC) en opdrachtpariteitsfouten waargenomen.
Tijdens bepaalde stroomcycli kan er een fout optreden bij het scheeftrekken van de rijstrook bij de parameterconfiguraties. Om deze fout te voorkomen, moeten de LEMC-offsetwaarden worden geprogrammeerd of kunt u dit automatiseren met de kalibratie-sweep-procedure. Voor meer informatie over de wettelijke waarden van LEMC-offset raadpleegt u het RBD-afstemmingsmechanisme in de F-tile JESD204C IP-gebruikershandleiding.
Gerelateerde informatie
RBD-afstemmechanisme
Samenvatting
Dit rapport toont de validatie van de JESD204C Intel FPGA IP en PHY elektrische interface met het AD9081/9082 (R2 Silicon) apparaat tot 24.75 Gbps voor ADC. De volledige configuratie en hardware-installatie blijken vertrouwen te bieden in de interoperabiliteit en prestaties van de twee apparaten.
Documentrevisiegeschiedenis voor AN 927: JESD204C Intel FPGA IP en ADI AD9081 MxFE* ADC-interoperabiliteitsrapport voor Intel Agilex F-Tile-apparaten
| Documentversie | Wijzigingen |
| 2022.04.25 | Eerste release. |
AN 876: JESD204C Intel® FPGA IP en ADI AD9081 MxFE* ADC-interoperabiliteitsrapport voor Intel® Agilex® F-Tile-apparaten
Documenten / Bronnen
 |
intel JESD204C Intel FPGA IP en ADI AD9081 MxFE ADC-interoperabiliteitsrapport [pdf] Gebruikershandleiding JESD204C Intel FPGA IP en ADI AD9081 MxFE ADC-interoperabiliteitsrapport, JESD204C, Intel FPGA IP en ADI AD9081 MxFE ADC-interoperabiliteitsrapport |